最近遇到一个问题，同一个模块，将其单独作为一个工程下到FPGA片子里头工作正常，可是将其整合到一个大工程中再下进去工作就不行了呢。我的FPGA芯片选的是Stratix Ⅱ，资源很充足的，顶层例化连接都没问题，可以排除。我在想，是不是有可能FPGA布局布线改变了导致这种情况发生呢？
代码如下：
always @(posedge sys_clk2x or negedge sys_rst_n)
if(!sys_rst_n)
begin
dqs_reg <= 8'b0000_0000;
dqsn_reg <= 8'b1111_1111;
end
else if(dqs_en)
begin
dqs_reg[0] <= !dqs_reg[0];
dqs_reg[1] <= !dqs_reg[1];
dqsn_reg[0] <= !dqsn_reg[0];
dqsn_reg[1] <= !dqsn_reg[1];
end
else
begin
dqs_reg <= 8'b0000_0000;
dqsn_reg <= 8'b1111_1111;
end
assign ddr2_dqs[1]=(dqs_en)?dqs_reg[1]:1'bz;
assign ddr2_dqs[0]=(dqs_en)?dqs_reg[0]:1'bz;
assign rd_dqs=ddr2_dqs;
assign ddr2_dqs_n[0]=(dqs_en)?dqsn_reg[0]:1'bz;
assign ddr2_dqs_n[1]=(dqs_en)?dqsn_reg[1]:1'bz;
assign rd_dqs_n=ddr2_dqs_n;
目的是在dqs_en使能有效期间在ddr2_dqs[1]、ddr2_dqs[0]、ddr2_dqs_n[0]、ddr2_dqs_n[1]信号上产生一个连续的脉冲群（ddr2_dqs,ddr2_dqs_n为8位双向总线），为其单独建一个工程，下到片子里跑用Signaltap查看没问题，可是加到大工程里后，就只有两三个信号工作正常，不知道为什么？！！！
P.S.这段代码主要是为了产生DDR2芯片写数据时需要的data strobe信号，不知道我这样写是不是有什么问题，如果有哪位高人之前做过DDR2控制器的，还望不吝赐教！！！多谢！
还有另一种方法，单独下到片子里也能行，但是加到大工程里就不行了，代码如下：
assign ddr2_dqs[1]=(dqs_en)?sys_clk:1'bz;
assign ddr2_dqs[0]=(dqs_en)?sys_clk:1'bz;
assign rd_dqs=ddr2_dqs;
assign ddr2_dqs_n[1]=(dqs_en)?(~sys_clk):1'bz;
assign ddr2_dqs_n[0]=(dqs_en)?(~sys_clk):1'bz;
assign rd_dqs_n=ddr2_dqs_n;
之前觉得涉及到门控时钟了，再加上时钟频率比较高125MHz，所以就没敢采用这种方法，可是现在看来不一定是门控时钟的问题了….急煞我也！！！
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