VHDL中的错误,高手帮忙解释一下

[复制链接]
2416|1
 楼主| 强仔 发表于 2007-5-9 23:39 | 显示全部楼层 |阅读模式
下面程序中为什么提示:&quot;condition&nbsp;clause&nbsp;and&nbsp;timeout&nbsp;clause&nbsp;together&nbsp;in&nbsp;a&nbsp;wait&nbsp;statement&nbsp;is&nbsp;not&nbsp;supported&quot;?请高手指导。<br />---------------测试基准--------------------------<br />LIBRARY&nbsp;IEEE;<br />USE&nbsp;IEEE.STD_LOGIC_1164.ALL;<br />USE&nbsp;IEEE.STD_LOGIC_ARITH.ALL;<br />USE&nbsp;IEEE.STD_LOGIC_UNSIGNED.ALL;<br />-------------------------------------------------<br />ENTITY&nbsp;TB_CLK_DIV&nbsp;IS<br />END&nbsp;TB_CLK_DIV;<br />-------------------------------------------------<br />ARCHITECTURE&nbsp;TESTBENCH&nbsp;OF&nbsp;TB_CLK_DIV&nbsp;IS<br />COMPONENT&nbsp;CLK_DIV<br />&nbsp;&nbsp;&nbsp;&nbsp;PORT(CLK:&nbsp;IN&nbsp;STD_LOGIC;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RST:&nbsp;IN&nbsp;STD_LOGIC;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;CLK_2D:&nbsp;OUT&nbsp;STD_LOGIC;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;CLK_4D:&nbsp;OUT&nbsp;STD_LOGIC;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;CLK_8D:&nbsp;OUT&nbsp;STD_LOGIC;<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;CLK_16D:&nbsp;OUT&nbsp;STD_LOGIC);<br />END&nbsp;COMPONENT;<br /><br />SIGNAL&nbsp;CLK:&nbsp;STD_LOGIC:='1';<br />SIGNAL&nbsp;RST:&nbsp;STD_LOGIC:='1';<br />SIGNAL&nbsp;CLK_2D:&nbsp;STD_LOGIC;<br />SIGNAL&nbsp;CLK_4D:&nbsp;STD_LOGIC;<br />SIGNAL&nbsp;CLK_8D:&nbsp;STD_LOGIC;<br />SIGNAL&nbsp;CLK_16D:&nbsp;STD_LOGIC;<br /><br />BEGIN<br />&nbsp;&nbsp;&nbsp;&nbsp;PROCESS<br />&nbsp;&nbsp;&nbsp;&nbsp;BEGIN<br />&nbsp;&nbsp;&nbsp;&nbsp;WAIT&nbsp;FOR&nbsp;50&nbsp;NS;CLK&lt=NOT&nbsp;CLK;<br />&nbsp;&nbsp;&nbsp;&nbsp;END&nbsp;PROCESS;<br />&nbsp;&nbsp;&nbsp;&nbsp;RST&lt=&nbsp;'0'&nbsp;AFTER&nbsp;200&nbsp;NS;<br />&nbsp;&nbsp;&nbsp;&nbsp;TEST:&nbsp;CLK_DIV<br />&nbsp;&nbsp;&nbsp;&nbsp;PORT&nbsp;MAP(CLK,RST,CLK_2D,CLK_4D,CLK_8D,CLK_16D);<br />END&nbsp;TESTBENCH;<br />-------------------------------------------------
天涯落日 发表于 2007-5-11 20:43 | 显示全部楼层

郁闷~~

你怎么定义的?CLK  RST CLK_2D  CLK_4D  CLK_8D CLK_16D  这些是端口还是信号??可以的吗?
您需要登录后才可以回帖 登录 | 注册

本版积分规则

13

主题

27

帖子

0

粉丝
快速回复 在线客服 返回列表 返回顶部