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verilog语言问题

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txhong|  楼主 | 2008-10-27 21:48 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
在我用quartus编译时候出来这样的警告 
Warning: Found pins functioning as undefined clocks and/or memory enables 
Info: Assuming node "clk" is an undefined clock 

在时间仿真时出现这样的错误 
Error: Can't continue timing simulation because delay annotation information for design is missing 
这些都是什么原因啊,我一直查不出来的,如果用功能仿真是可以仿真成功的。 
望高手指教

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