verilog语言问题

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 楼主| txhong 发表于 2008-10-27 21:48 | 显示全部楼层 |阅读模式
在我用quartus编译时候出来这样的警告&nbsp;<br />Warning:&nbsp;Found&nbsp;pins&nbsp;functioning&nbsp;as&nbsp;undefined&nbsp;clocks&nbsp;and/or&nbsp;memory&nbsp;enables&nbsp;<br />Info:&nbsp;Assuming&nbsp;node&nbsp;&quot;clk&quot;&nbsp;is&nbsp;an&nbsp;undefined&nbsp;clock&nbsp;<br /><br />在时间仿真时出现这样的错误&nbsp;<br />Error:&nbsp;Can't&nbsp;continue&nbsp;timing&nbsp;simulation&nbsp;because&nbsp;delay&nbsp;annotation&nbsp;information&nbsp;for&nbsp;design&nbsp;is&nbsp;missing&nbsp;<br />这些都是什么原因啊,我一直查不出来的,如果用功能仿真是可以仿真成功的。&nbsp;<br />望高手指教
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