新手帮助！verilog

发表于 2008-11-10 18:43

以下verilog 程序 为何在function 下正确，而timing下严重不对啊。指教啊！谢啊！ module case2(clk,in,rdata1,rdata2,count1);     input clk;     input[1:0] in;          output[1:0] rdata1,rdata2;     output count1;         reg[1:0] rdata1,rdata2;     reg count1;               always@(posedge clk)                                   begin                 case(count1)                      1'b0: rdata2[1:0]&lt=in[1:0];                     1'b1: rdata1[1:0]&lt=in[1:0];                                      endcase             count1&lt=~count1;                                 end                                   endmodule

发表于 2008-11-30 15:48

没复位 输出肯定是未知态呀§

发表于 2009-1-6 16:44

rdata2[1:0],rdata1[1:0],count1初始值

[Actel FPGA] 新手帮助！verilog

相关帖子

答

去

浏览过的版块