以下verilog 程序 为何在function 下正确，而timing下严重不对啊。指教啊！谢啊！
module case2(clk,in,rdata1,rdata2,count1);
input clk;
input[1:0] in;
output[1:0] rdata1,rdata2;
output count1;
reg[1:0] rdata1,rdata2;
reg count1;
always@(posedge clk)
begin
case(count1)
1'b0: rdata2[1:0]<=in[1:0];
1'b1: rdata1[1:0]<=in[1:0];
endcase
count1<=~count1;
end
endmodule |
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