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如何描述一个信号的上升沿？

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风中De舞者|  楼主 | 2007-8-29 15:51 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
信号, 矢量, 编写, ev, dc
除了 if (clk'event and clk='1') then 以外  还有啥办法？
另外我想编写检查4BIT矢量中任意一个上升沿该如何写？
搞了半天没搞出来 大家帮个忙啦  谢谢了

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沙发
tjsheep| | 2007-9-2 09:35 | 只看该作者

verilog

always @(posedge clk) begin
    ...
end

always @(posedge bit[0] or posedge bit[1] or posedge bit[2] or posedge bit[3]) begin
    ...
end

clk and [3:0]bit 是变量……

hoho

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板凳
伊处| | 2007-9-2 19:44 | 只看该作者

if rising_edge(clk) then

if rising_edge(clk) then也可以判断时钟上升沿

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