怎么描述一个信号的边沿

只看该作者 · 2007-9-18 10:11

比如sig:in std_logic

是不是这样：
signal sigCopy: std_logic

然后在process中

sigCopy<=sig;
if(sig='1' and sigCopy='0') then ---上升沿

只看该作者 · 2007-9-18 10:26

Info: Assuming node "clk" is an undefined clock

只看该作者 · 2007-9-19 12:48

我的疑问是，有一个时钟比如定义为clk,有另外一个信号，要检测这个信号的边沿，一般怎么描述？？

只看该作者 · 2007-9-19 15:48

如果是同步信号，3楼的做法就可以。如果是异步信号，那就要复杂多了。以前学VHDL时，师傅说第一年不准接触异步信号。

我一直想在深圳业余收两个徒弟，免费传授国际专业的ASIC设计方法，可从来就没人相信，觉得天上不会掉馅饼。其实我只是想在以后筹建IC开发室时能有更多的选择。

深圳真有哥们想学ASIC设计，可给我发邮件：amtek@126.com

原来是搞单片机的，又有兴趣创业的，可去“人才聘任”子论坛看帖子“大家一起创业”，那里有我们的一个计划。

怎么描述一个信号的边沿

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还有这个警告怎么削除？？

对，我没有都考过来

这取决于待检信号是同步信号还是异步信号

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