怎么描述一个信号的边沿

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 楼主| wswh2o 发表于 2007-9-18 10:11 | 显示全部楼层 |阅读模式
比如sig:in&nbsp;std_logic<br /><br />是不是这样:<br />signal&nbsp;sigCopy:&nbsp;std_logic<br /><br />然后在process中<br /><br />sigCopy&lt=sig;<br />if(sig='1'&nbsp;and&nbsp;sigCopy='0')&nbsp;then&nbsp;---上升沿
 楼主| wswh2o 发表于 2007-9-18 10:26 | 显示全部楼层

还有这个警告怎么削除??

Info:&nbsp;Assuming&nbsp;node&nbsp;&quot;clk&quot;&nbsp;is&nbsp;an&nbsp;undefined&nbsp;clock
 楼主| wswh2o 发表于 2007-9-19 12:48 | 显示全部楼层

对,我没有都考过来

我的疑问是,有一个时钟比如定义为clk,有另外一个信号,要检测这个信号的边沿,一般怎么描述??
amtek 发表于 2007-9-19 15:48 | 显示全部楼层

这取决于待检信号是同步信号还是异步信号

<br />&nbsp;如果是同步信号,3楼的做法就可以。如果是异步信号,那就要复杂多了。以前学VHDL时,师傅说第一年不准接触异步信号。<br /><br /><br />&nbsp;我一直想在深圳业余收两个徒弟,免费传授国际专业的ASIC设计方法,可从来就没人相信,觉得天上不会掉馅饼。其实我只是想在以后筹建IC开发室时能有更多的选择。<br /><br />&nbsp;深圳真有哥们想学ASIC设计,可给我发邮件:amtek@126.com<br /><br />&nbsp;原来是搞单片机的,又有兴趣创业的,可去“人才聘任”子论坛看帖子“大家一起创业”,那里有我们的一个计划。&nbsp;<br />
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