Verilog HDL初学问题

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 楼主| ocon 发表于 2007-11-1 20:12 | 显示全部楼层 |阅读模式
下面的程序编译报错:<br />Error&nbsp;(10028):&nbsp;Can't&nbsp;resolve&nbsp;multiple&nbsp;constant&nbsp;drivers&nbsp;for&nbsp;net&nbsp;&quot;ck&quot;&nbsp;at&nbsp;lcd.v(53)<br />如何是好?<br /><br />always&nbsp;@&nbsp;(posedge&nbsp;clk)&nbsp;//CLK上升沿时CK跟着变高<br />&nbsp;&nbsp;&nbsp;&nbsp;begin<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;ck&lt=1;<br />&nbsp;&nbsp;&nbsp;&nbsp;end<br />always&nbsp;@&nbsp;(negedge&nbsp;clk)&nbsp;//CLK下降沿时CK跟着变低<br />&nbsp;&nbsp;&nbsp;&nbsp;begin<br />&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;ck&lt=0;<br />&nbsp;&nbsp;&nbsp;&nbsp;end
zusen 发表于 2007-11-1 23:04 | 显示全部楼层

你的CK是如何定义的??

  
 楼主| ocon 发表于 2007-11-2 01:03 | 显示全部楼层

ck是输出脚,定义成寄存器型reg ck;

  
oyyg 发表于 2007-11-4 19:43 | 显示全部楼层

好像ck和clk信号时一样的

&nbsp;&nbsp;&nbsp;&nbsp;不能在上升沿和下降沿都对同一个信号驱动,你这里ck和clk是一样的信号吧,上升沿边高,下降沿变低,应该是一样的。只要assign&nbsp;ck=clk;就行了。
忘情天书 发表于 2007-11-4 19:57 | 显示全部楼层

肯定报错了。不能有多个驱动的,除非在一个always内

不能综合成IC,想想就明白了。会产生竞争的,虽然实际上部会,但是理论上会的。尽量用电平触发,部用边沿
 楼主| ocon 发表于 2007-11-5 10:17 | 显示全部楼层

谢谢!

  
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