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Verilog HDL初学问题

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ocon|  楼主 | 2007-11-1 20:12 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
verilog, HDL, ck, ge, AN
下面的程序编译报错：
Error (10028): Can't resolve multiple constant drivers for net "ck" at lcd.v(53)
如何是好？

always @ (posedge clk) //CLK上升沿时CK跟着变高
    begin
        ck<=1;
    end
always @ (negedge clk) //CLK下降沿时CK跟着变低
    begin
        ck<=0;
    end

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沙发
zusen| | 2007-11-1 23:04 | 只看该作者

你的CK是如何定义的？？

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板凳
ocon|  楼主 | 2007-11-2 01:03 | 只看该作者

ck是输出脚，定义成寄存器型reg ck;

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地板
oyyg| | 2007-11-4 19:43 | 只看该作者

好像ck和clk信号时一样的

    不能在上升沿和下降沿都对同一个信号驱动，你这里ck和clk是一样的信号吧，上升沿边高，下降沿变低，应该是一样的。只要assign ck=clk；就行了。

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5楼
忘情天书| | 2007-11-4 19:57 | 只看该作者

肯定报错了。不能有多个驱动的，除非在一个always内

不能综合成IC，想想就明白了。会产生竞争的，虽然实际上部会，但是理论上会的。尽量用电平触发，部用边沿

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6楼
ocon|  楼主 | 2007-11-5 10:17 | 只看该作者

谢谢！

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