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请教一个7分频编译遇到的问题!

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zgh51688|  楼主 | 2009-4-12 23:06 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
在编译是老是报:Error (10028): Can't resolve multiple constant drivers for net "cout1" at div7.v(19)
Error (10029): Constant driver at div7.v(33)
Error: Can't elaborate top-level user hierarchy
Error: Quartus II Analysis & Synthesis was unsuccessful. 3 errors, 4 warnings
    Error: Processing ended: Sun Apr 12 22:54:01 2009
    Error: Elapsed time: 00:00:00
我是新手问一下,我定义的不是常量啊!!

module div7(clkin,reset,clkout);
    input    clkin,reset;
    output    clkout;
    reg[2:0] m,n;
    reg        cout1,cout2;
    assign    clkout=cout1|cout2;
    always @(posedge clkin)
        begin
        if(!reset) begin cout1<=0;
                     m<=0; end
        else if(reset)
            begin
            if(m==6) begin m<=0;end
            else m<=m+1;
            if(m==2) cout1=~cout1;
            else if(m==5) cout1=~cout1;
            end
            
        end
        
    always @(negedge clkin)
        begin
        if(!reset) begin cout2<=0;
                     n<=0; end
        else if(reset)
            begin
            if(n==6) begin n<=0;end
            else n<=n+1;
            if(n==2) cout1=~cout1;
            else if(n==5) cout1=~cout1;
            end
            
        end        
endmodule    

相关帖子

沙发
worrior_1| | 2009-4-13 09:51 | 只看该作者

如果你这样定义count1他就是变量

reg        cout1,cout2;
你这样定义了,他就相当于中间变量了
中间变量是不能直接输出的,必须在最后把中间变量再赋值给输出信号,多看看书吧

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板凳
zgh51688|  楼主 | 2009-4-13 11:00 | 只看该作者

是在定义一个输出网?

reg        cout1,cout2;
    wire    wout;
    assign    wout=cout1|cout2;
    assign    clkout=wout;
可还是同样问题 通不过
能不能说细点!!
谢谢!!

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地板
Fourier00| | 2009-4-17 20:16 | 只看该作者

在两个 always块中对一个变量赋值了

在两个 always块中对一个变量赋值了

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5
lelee007| | 2009-4-18 12:02 | 只看该作者

错误就是4L所说的

不能在两个always里边对同一个量进行操作

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6
McuPlayer| | 2009-4-19 19:09 | 只看该作者

Verilog把人都养懒了

先用数字电路搭好电路,再写Verilog肯定是很快就OK了

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7
老狼迈克| | 2009-5-4 15:14 | 只看该作者

阿飞

弄这么麻烦啊 直接用电路搭不久好了 我七八年来都这么干的 真要碰到个把需要格式文件的 直接用工具一转就成语言文件了

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