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[Actel FPGA]

关于仿真出现的问题

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楼主
NICKY99|  楼主 | 2009-7-16 21:20 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
仿真, TE, SIM, TEST, ST
各位好！
我是用HDL文件产生激励源的！
过程步骤是按周立功公司的《Libero 8.5快速入门》的LED测试步骤一样！！


在进入仿真时出现以下错误： Error: (vsim-3170) Could not find 'E:\cpld_program\code_detect\code_detect\simulation\presynth.testbench'.
# Error loading design

请问presynth.testbench是什么时候会生成的？？？

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沙发
孤独行者| | 2009-7-25 17:33 | 只看该作者

下次注意

presynth 测试；你的储存方式可能有问题。下次注意。

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板凳
孤独行者| | 2009-7-25 17:34 | 只看该作者

你可能少了一步

你生成了激励，可能没有运行一下。

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地板
beyound| | 2009-12-29 12:43 | 只看该作者
你的测试文件的模块名要命名为testbench，如下

module testbench;

endmodule

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5楼
五谷道场| | 2009-12-29 23:35 | 只看该作者
命名的问题

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6楼
linux1| | 2009-12-30 12:02 | 只看该作者
新手路过，学习了！

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7楼
无语凝咽| | 2010-1-4 16:14 | 只看该作者
我是菜鸟，不知道楼主的问题解决了没？楼上的说法都不同，不知道究竟是怎么回事？

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8楼
bit6019| | 2010-1-6 23:55 | 只看该作者
命名的问题

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