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[Actel FPGA] 关于仿真出现的问题

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 楼主| NICKY99 发表于 2009-7-16 21:20 | 显示全部楼层 |阅读模式
仿真, TE, SIM, TEST, ST
各位好！<br />我是用HDL文件产生激励源的！<br />过程步骤是按周立功公司的《Libero&nbsp;8.5快速入门》的LED测试步骤一样！！<br /><br /><br />在进入仿真时出现以下错误：&nbsp;Error:&nbsp;(vsim-3170)&nbsp;Could&nbsp;not&nbsp;find&nbsp;'E:\cpld_program\code_detect\code_detect\simulation\presynth.testbench'.<br />#&nbsp;Error&nbsp;loading&nbsp;design<br /><br />请问presynth.testbench是什么时候会生成的？？？
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孤独行者 发表于 2009-7-25 17:33 | 显示全部楼层

下次注意

presynth&nbsp;测试；你的储存方式可能有问题。下次注意。
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孤独行者 发表于 2009-7-25 17:34 | 显示全部楼层

你可能少了一步

你生成了激励，可能没有运行一下。
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beyound 发表于 2009-12-29 12:43 | 显示全部楼层
你的测试文件的模块名要命名为testbench，如下

module testbench;

endmodule
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五谷道场 发表于 2009-12-29 23:35 | 显示全部楼层
命名的问题
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linux1 发表于 2009-12-30 12:02 | 显示全部楼层
新手路过，学习了！
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无语凝咽 发表于 2010-1-4 16:14 | 显示全部楼层
我是菜鸟，不知道楼主的问题解决了没？楼上的说法都不同，不知道究竟是怎么回事？
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bit6019 发表于 2010-1-6 23:55 | 显示全部楼层
命名的问题
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