FPGA中供电电源被拉低,如何解决?

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 楼主| 新手哥1 发表于 2016-1-14 10:57 | 显示全部楼层 |阅读模式
如题,FPGA型号为EP2C8Q208C6N,出现两个问题:第一,先接JTAG连接到电脑上,然后外部用稳压电源给板子供电,结果会导致稳压电源电压被拉低,但是,如果先用稳压电源给FPGA供电,然后在接JTAG连接到FPGA,大多数情况下不会出现电压被拉低的情况,FPGA正常工作。这样的电路可靠性不好,需要如何改善。是否是JTAG接口需要外接保护电路,这方面第一次碰到,没有经验,还望大神指点一二。

第二,FPGA运行一般的代码工作正常,但是运行稍微复杂一点的算法代码以后(算法实现产生正弦波,有几十次的算法叠代)也会出现电压拉低情况,请问是不是电源驱动芯片选得不好,导致驱动能力不够才会出现这种情况,但是我们挑选的电源驱动芯片大部分在1A以上,主要是供电给DA跟运放,应该是足够驱动能力的。有没有人碰到过类似问题,请分享下经验。
anycrying 发表于 2016-1-14 14:02 | 显示全部楼层
多半是你的SCH和PCB的问题。电容大小取值也是非常重要的。
forgot 发表于 2016-1-14 14:18 | 显示全部楼层
基本判断就是是电源不分带载能力不够
你可以自己估算一下整个系统电流大小
caoenq 发表于 2016-1-15 08:52 | 显示全部楼层
把JTAG上的电源线切断就好了。
 楼主| 新手哥1 发表于 2016-1-15 14:43 | 显示全部楼层
本帖最后由 新手哥1 于 2016-1-15 14:45 编辑
caoenq 发表于 2016-1-15 08:52
把JTAG上的电源线切断就好了。

我的JTAG电源线确实接到了FPGA的供电端口里面,你的意思是把JTAG端口那个3.3V的引脚给悬空?
发错图了,发成AS烧写的了,不过原理一样,是否悬空那个3.3V的管脚?

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xmar 发表于 2016-1-15 15:20 | 显示全部楼层
FPGA的IO口默认一般为低阻抗的输出,把不用的IO全部改为输入或高阻。
 楼主| 新手哥1 发表于 2016-1-15 15:29 | 显示全部楼层
xmar 发表于 2016-1-15 15:20
FPGA的IO口默认一般为低阻抗的输出,把不用的IO全部改为输入或高阻。

万分感谢!最近才开始搞FPGA的外围电路,可能对他的工作方式还是不够熟悉,我再仔细看看资料手册!
玄德 发表于 2016-1-15 22:18 | 显示全部楼层

一是电源容量问题,
二是现场问题,比如电路设计有误,或者实物与图纸不符。

我感觉后者可能性大。

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