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vhdl菜鸟的初问

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52mcu|  楼主 | 2008-1-15 19:29 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
HDL, VHDL, hd, RS, se



请高手用自然语言翻译一下面的vhdl语句,特别是 (OTHERS=>'0'); 如何理解????  手头上的书也没有关于OTHERS=>的解释.
语句Count1 := (OTHERS=>'0');和语句Count1 :='0'; 有啥不同??

IF( Count1>"1111100110" ) THEN  Count1 := (OTHERS=>'0');
ELSE                     Count1 := Count1 + 1;
END IF;

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沙发
awey| | 2008-1-15 20:19 | 只看该作者

最好学Verilog HDL语言，更大众化点

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板凳
alice84| | 2008-1-15 20:27 | 只看该作者

Verilog HDL语言不是VHDL吗

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地板
phoenixmy| | 2008-1-15 20:44 | 只看该作者

应该不是吧

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5楼
awey| | 2008-1-15 21:46 | 只看该作者

Verilog HDL语言与VHDL语言不同

Verilog HDL语言的语法结构与C语言很接近。

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6楼
风中De舞者| | 2008-1-16 08:54 | 只看该作者

OTHERS=>'0'的意思是其他各位全赋0值

Count1 := (OTHERS=>'0');和语句Count1 :='0';

Count1:=(OTHERS=>'0');用在COUNT1是多位的情况下  每一位都赋0值
Count1 :='0'只能用在COUNT1是1位的情况下  否则就是错的

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7楼
GUSTO| | 2008-1-16 21:56 | 只看该作者

..


任何一本书都有讲啊。看软件帮助里也有。.

还有。.本论坛确实应该搞个 HDL专业分坛子了.

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8楼
yuhongwei| | 2008-11-21 18:09 | 只看该作者

..

vhdl 和Verilog 
是两种硬件描述与语言。vhdl语法更为严谨适合系统及而Verilog 语法较为宽松适合硬件集成

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