急！VHDL中的时间描述

只看该作者 · 2009-8-10 21:38

本人以前都是用计数来做时间，今天看了一段VHDL，不知怎么回事？请教中。。。

以下是VHDL:  FIFO的一部分：
  reset <= '1' after 0 ns, '0' after 32 ns;
  process (rd_clk)
  begin
if rd_clk='1' then
--    rd_clk <= '0' after 5 ns, '1' after 10 ns;
   rd_clk <= '0' after 10 ns, '1' after 20 ns;
end if;
  end process;

上面的'1' after 0 ns, '0' after 32 ns;  及后面的是什么意思哦?望大虾们指点》》》