如何实现高速串口ADC与FPGA连接？

只看该作者 · 2009-8-13 11:22

8通道ADC AD9222的采样率50MHz，采样信号串行输出，数据时钟300MHz、数据率600bps，LVDS输出。在数据时钟的上升、下降沿采集数据线信号。因而，数据窗口只有约1.5ns（半个数据时钟周期），问题是：

1、ADC输出数字信号的PCB布线有哪些要求？
2、该ADC能否与FPGA直接相连？如不能，请给与FPGA连接建议
3、如果该ADC直接与FPGA相连，是否需要约束FPGA的布局布线？如何约束？

只看该作者 · 2009-8-14 11:45

呵呵。不知道你用的是什么FPGA。数据时钟速率挺高的。特意看了下这个9222的资料。觉得这个设计困难的地方就是IO这边了。

一一解答：
LVDS的差分信号在PCB方面的布线不仅需要等长，而且阻抗是有要求的。Altera和Xilinx的文档有这类example design

第二：就是ADC和FPGA的直接相连：Altera系列支持到支持600Mbps的器件有：cycloneIII，stratixII以上，还有最新的Arraia可以支持到LVDS 600+。Xilinx方面spartan3，vertix系列支持。

第三：FPGA方面。差分对是需要经过约束才可以使用的。无论是Xilinx还是Altera。首先是管脚。可以从Assignment或者UCF里面约束至对应管脚。pin planner里面以对应的图例会表明一对差分信号的输入口分别以p，n表示。第二是需要约束输入至第一个寄存器的延迟时间。这个参见下面的example。

数据窗口可能的确有点小。呵呵，这块AD好像用于医疗方面的，精度很高。
给出参考设计吧。

只看该作者 · 2009-8-14 11:45

Altera：
http://www.altera.com.cn/search? ... heet=china_frontend
说明：里面有两个FAQ。里面包含了3篇PDF。
第一个FAQ讲的是Quartus里面高速接口的megafunction。闲了可以看看。有助了解全部的IO标准。
第二个FAQ里面是example design。cycloneIII和stratix系列。分别是两篇pdf。内部包括：PCB的走线要求。以及内部端口的使用。

Xilinx的：
第一个是PCB要求：
http://www.xilinx.com/support/do ... n_notes/xapp230.pdf

不过xilinx的example design。。。我找了半天，只有结论性的。。。约束和参考设计由于太分散。。。所以找来找去没找到。
如果真是用xilinx的话。不行就找找当地的FAE吧。呵呵，实在没办法了。

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