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求一段VHDL程序

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1993|11
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zhangjie5168|  楼主 | 2009-8-13 16:29 | 只看该作者 |只看大图 回帖奖励 |倒序浏览 |阅读模式
HDL, VHDL, VHDL程序, hd, AC

如图,通过检测AB的上升沿来实现C的输出

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沙发
xwj| | 2009-8-13 17:42 | 只看该作者
C=(A^B)&A

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板凳
xwj| | 2009-8-13 17:43 | 只看该作者
只是你这个图表达得不全面

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地板
byeyear| | 2009-8-13 18:08 | 只看该作者
QEI?
google一下，会有很多的。

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5楼
zhangjie5168|  楼主 | 2009-8-14 09:19 | 只看该作者
谢各位,我试一下

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6楼
zhangjie5168|  楼主 | 2009-8-14 09:36 | 只看该作者

那是当B脉冲移到这个位置时,应该怎么写?

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7楼
明空| | 2009-8-19 09:08 | 只看该作者
不知道有没有时钟同步，有时钟就比较简单了

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8楼
sassos| | 2009-8-19 09:57 | 只看该作者
7楼 c <= a or (not b);

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9楼
一只小蜗牛| | 2009-8-19 10:42 | 只看该作者
爬过，无语。。。

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10楼
auzxj| | 2009-8-19 11:04 | 只看该作者
这么简单的时序，无语中。。。。。
什么是VHDL?

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11楼
一只小蜗牛| | 2009-8-19 17:08 | 只看该作者
不到迫不得已，最好不要用这种电路。
能用同步还是用同步。

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12楼
zhangjie5168|  楼主 | 2009-8-20 08:18 | 只看该作者
先谢过各位了，可能是我的没表达清楚，这个时序图我是做为鉴相器的一部份，AB是两个输入信号，它们的相位差就是两个信号上升沿的之间的宽度，也就是Ｃ的高电平的宽度。第一个时序和第二个时序是连续的。
　　如果用的ＶＨＤＬ来检测两个上升沿控制Ｃ的输出，但同一个进程不能有两个时钟检测，所以得换另一种方法来达到的同样效果

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