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[Actel FPGA] RAM读写控制

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 楼主| sfhgky 发表于 2009-8-14 11:30 | 显示全部楼层 |阅读模式
RAM, 控制, 读写, 原理图
大家好，我用的内部的RAM模块，写入RAM一定量的数据，按照一定的频率再把数据读取出来，但是我读出的数据跟写入的数据不一样，从数据上看，感觉是有错位的，不知道是什么原因造成的，是不是有什么应该注意的地方我没有考虑到呢？若有知情者请告知，谢谢！
附件中有我的原理图！

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孤独行者 发表于 2009-8-23 17:19 | 显示全部楼层
这张图实在看不清楚啊！怎么办？
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孤独行者 发表于 2009-8-23 17:19 | 显示全部楼层
如果可以你不妨把原理也发上啦！这样我就可以看看啦！
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