hdl语言可使设计更加快速、灵活，而fpga功能内核则可使设计更加高效，因此二者的有机结合，必将开创——fpga未来之路
随着fpga的芯片密度超过10万门，fpga的设计越来越接近于asic设计。为了提高开发效率，增加已有成果的可继承性，同时缩短开发周期，在fpga设计中，已经大量使用了hdl语言（包括vhdl语言和verilog语言），这样做可以大大降低硬件电路设计的难度，根据系统的行为和功能需求，自上而下地逐层进行描述、综合、优化、仿真与验证，直到完成整个器件的设计。但由于不同厂商的fpga芯片结构有很大的不同，导致hdl的设计方法不能提供fpga布局布线的优化和约束，具有一定的局限性。因此，为了达到更高的性能，有必要将fpga功能内核（fpga ip core）与hdl 语言的设计方法有机地统一起来，使设计更加快速、灵活和高效。viewlogic 的fpga设计流程包括vhdl仿真和综合、verilog仿真和综合、逻辑图设计工具等，从而组成了一个从状态机设计、功能仿真、综合优化到设计后仿真的完整解决方案。对于这样的混合输入，仿真器进行仿真时，必须具有vhdl仿真、verilog仿真和门级电路仿真能力。为此，viewlogic公司开发了集成仿真测试环境fusion。
1、仿真器
fpga设计的多模块混合设计的核心是三个不同的仿真器，每个仿真器针对不同的设计输入并集成在单一的仿真环境之中，完成对fpga功能内核、逻辑图输入和hdl语言的仿真。其中，speedwave vhdl仿真器采用了全新的blast 算法，减少了内存的占用，大大提高了信号的运算效率；vcs作为高性能的verilog编译型仿真器，支持目前所有的行为级；viewsim是门级数字仿真器，可以接受从语言到网单及edif的多种输入方式，同时提供对于来自xilinx等公司的fpga功能内核的支持。所有这些工具集成在fusion 仿真设计环境中，并采用相同的人机接口。
2、调试环境
高性能的仿真环境只是成功进行fpga设计的一半，另一半则是高效的设计调试和设计跟踪能力。fusion 提供对于vhdl和verilog模块的完全的可视化控制，开发人员可以在任何时候观察到电路的任何一部分，并可以对源代码进行跟踪，检查模块的相互关系，当然传统的波形观察和状态观察也是调试中不可缺少的基本手段。
3、调用
viewlogic的viewdraw输入可以自动为hdl语言模块生成一个图形符号，并直接调用到逻辑图中。与此同时，开发人员还可直接调用xilinx、actel和altera的fpga功能内核生成器，生成自己需要的功能模块，并以图形符号方式添加到设计之中。这样，借助hdl语言描述所需的功能模块，并与厂商提供的高性能fpga功能内核相结合，开发人员可以十分方便地进行大规模的电路设计，其设计效率远远高于完全使用hdl语言的设计方法。 |
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