今天偶见鬼，4013两个输出同是为1

只看该作者 · 2009-8-22 17:52

本帖最后由 ljm810010 于 2009-8-22 17:53 编辑

你说咋回事，难道真的见鬼？
给小用电器做了个电子开关，按一下开按一下关，原来用的是图2电路，工作好好的，改板换成图1后，居然不行，按键后1脚Q端一直为高电压不变，而2脚/Q端才会翻转，也就是说Q与/Q可以同时出现高电平，有可能的事吗？
以为4013坏了，换一个新的上去，依旧如此，没法了，把图2中的旧电路板上的4013拆下焊到图1电路中，一切正常。靠，两块新的4013是坏件？把涉嫌坏件的4013焊回图2的旧板上，居然一切正常，这就郁闷了~~~

4万 · 2009-8-22 18:35

因IO闩扣现象被锁闭了，图1驱动电路不好，上电时1脚会被加入高电压，如果1脚的上电速度快于内部逻辑输出的速度就很容易发生闩扣效应，而这样的电路却是必然的。另，图1的开关防抖效果也不如图2。总体来说，图1的设计是不良的，图2才是正确的设计。

只看该作者 · 2009-8-22 18:49

chunyang大哥，第一个问题，上电慢快之说，图1即使发生闩扣效应，6脚的上电置位电路也起作用，使闩扣效应消除了吧？
另外，图1的消抖不良表现在哪方面？我是觉得图2开关按下时开关触点有大电流容易烧蚀才改成图一那样。

只看该作者 · 2009-8-22 19:57

上一个4013的内部逻辑图

4万 · 2009-8-22 20:06

闩扣效应是IO端口的寄生可控硅所致，跟内电路无关，0.1uF的电容量也谈不上触电烧蚀。

只看该作者 · 2009-8-22 21:14

谢谢chunyang，我把闩扣效应的概念混了。
找到一篇关于闩扣效应详尽介绍的**：
http://www.semibest.com/userfiles/latch%20up.pdf
我估计图一不是闩扣效应引起，从上电过程看，1脚电压整个过程都不可能高于14脚VCC的电压，所以不会发生闩扣效应，不知这样理解对不对？

4万 · 2009-8-22 21:33

在上电暂态，只要加在IO口上的外电压高于其内部MOS管输出一定程度就可能发生闩扣效应，稳态下，只有加在IO口上的外电压高于VCC才会导致，二者其实是等效的。
你可以做个实验证实：断开PIN1与外电路的连接，然后上电，此时再测PIN1的输出。还可以进一步实验，步骤先如前，空载测试后待1脚输出高电平时再与R3带电连接，对比一下吧。

只看该作者 · 2009-8-22 22:24

故障芯片在客户手中，我这边测试不了，手头自己用的芯片试验没有此现象。明天再跟客户联系试验一下。
有一点不解的是，既然IO上电时电压高于内部MOS管输出电压容易诱发闩扣，那么同理上电时负电源电压加于IO口，比内部MOS管输出的电压更“负”时，是不是也有可能发生闩扣？图二的PIN1通过电阻接NPN管BE结，是不是也类似图一情况？

4万 · 2009-8-22 22:50

R1过大，C3可能有漏电，引起SET引脚一直为高电平。

只看该作者 · 2009-8-22 23:22

awey所说的情况已排除，实测SET脚上电后接近0V（数字万用表，内阻1M）。如果是该处引起，那么按键时，/Q端也不可能翻转。实测/Q能翻转而Q一直高电平。

4万 · 2009-8-23 11:30

楼主还是没有理解闩扣效应的本质，负电源供电的情况下当然也可能会发生闩扣效应，而正电源供电却输入负压同样也可能会导致，但要注意参考点的比较关系，你说的图2也类似于图1就是在逻辑上的理解错误，二者根本不同。图2中外电路加在1脚的电压比芯片内部的电压建立速度慢、幅值低，这不能理解为更“负”，地才是参考点，注意此时的电场方向。

只看该作者 · 2009-8-23 12:24

只看该作者 · 2009-8-23 12:35

本帖最后由 ljm810010 于 2009-8-23 12:49 编辑

能不能这样理解？把图2中的12V看成参考点0V，原来的GND看成负电源-12V，那么上电时，由于PIN1通过R6和Q3接到-12V，就有可能出现比PIN1内的MOS管输出电压更负。如果CMOS工艺的闩扣效应在正负端具有对称的特征，那么就可以认为图1和图2的本质是相同，只是发生闩扣的方向不同而矣。