PSoC5的ARM Cortex-M3 CPU及存储子系统的结构原理

发表于 2016-1-28 22:27

Cortex-M3内核结构概述；
嵌套向量中断控制器；
高速缓存控制器；
PHUB和DMA控制器；
PSoC5存储器系统；

发表于 2016-1-28 22:29

PSoC5使用了ARM的Cortex-M3 核。它是一个低功耗的32位中央处理单元（Central Processing Unit，CPU）。

发表于 2016-1-28 22:33

Cortex-M3处理器包含大量的其它模块，这些模块和CPU核紧密地连接在一起。这些模块包括嵌套的中断控制器（NVIC），一个SYSTICK定时器和众多的调试和跟踪模块。

发表于 2016-1-28 22:34

Cortex-M3的特性也包括使用硬件除法指令和低延迟中断服务程序ISR入口和退出特性

发表于 2016-1-28 22:34

Cortex-M3的特性主要包含：
三级流水线结构，工作性能达到1.25DMIPS/MHz。这将增加指令执行的速度和降低功耗。
支持Thumb-2指令集：
Thumb-2指令集支持16位/32位的复杂操作。
原子比特位级的读和写操作。
支持非对齐的存储器访问操作。

发表于 2016-1-28 22:41

Cortex-M3的特性主要包含：
三级流水线结构，工作性能达到1.25DMIPS/MHz。这将增加指令执行的速度和降低功耗。
支持Thumb-2指令集：
Thumb-2指令集支持16位/32位的复杂操作。
原子比特位级的读和写操作。
支持非对齐的存储器访问操作。

发表于 2016-1-28 22:42

改善代码的密度，确保存储器的使用效率。
易于使用、编程和调试，保证很容易的从8位/16位的处理器移植到该处理器。
NVIC单元支持中断和异常，帮助快速地响应中断。
扩展的调试支持包括：
串行线调试端口（Serial Wire Dubug，SWD）。
断点。
Flash修补。
代码跟踪。

登录 · 发表于 2016-1-28 22:43

结构图

发表于 2016-1-28 22:44

Cortex-M3的总线接口基于AHB-Lite（Advanced High Performance Bus-Lite）和APB（Advanced High Performance Bus）协议。Cortex-M3可用的总线接口包括：
用于加载指令的I-Code总线；
用于加载数据的D-Code总线；
用于从存储器器区域0x20000000-0xDFFFFFFF和0xE0100000-0xFFFFFFFF。外部的私有外设总线用于调试元件。
调试访问端口用来连接调式接口模块。

发表于 2016-1-28 22:45

三级流水线包含：
取指-从存储器取指令；
译码-产生地址和分支预测；
执行-基于地址和分支执行指令。
当执行一个指令时，流水线能给出1-2个等待状态。

PSoC5的ARM Cortex-M3 CPU及存 储子系统的结构原理

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