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哪位大侠能比较一下verilog和VHDL这2个语言啊

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楼主
yuri714|  楼主 | 2009-8-24 23:09 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
HDL, verilog, VHDL, verilo, hd
不知道要学那个才好呢，很踟蹰......

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沙发
Fourier00| | 2009-8-24 23:18 | 只看该作者
语言个人偏好 verilog  反正写出来都是电路 ，那我们也没有必要再一些语法上面太过纠缠
verilog 简洁， always  assign  if  else  几乎就可以写出所有电路，VHDL 要熟悉起来
记得网上说至少要半年，反正当初我没有学懂，呵呵，verilog 如果只学习可综合的话，最多
一周就可以了，LZ 可以在学习语言的时候，同时学习同步设计，然后就是数字电路，这样
效果会更好一些，祝你成功。

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板凳
一只小蜗牛| | 2009-8-26 15:39 | 只看该作者
verilog入门快一些，可以很快上手，但要精通很是要花些时间。
vhdl入门慢一些，但经过一段时间，进步就会快起来。
这两者学习进度曲线不一样，但曲线下面的面积是一样的。
我喜欢verilog, 以后学systemverilog时可以快一点了:lol

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地板
一只小蜗牛| | 2009-8-26 15:40 | 只看该作者
熟悉c的人，verilog看着顺眼一些。

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5楼
HWM| | 2009-8-26 15:41 | 只看该作者
风格不同，一个类C，一个类PASCAL

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6楼
一只小蜗牛| | 2009-8-26 16:09 | 只看该作者
verilog只是看起来象c，但可不是类c语言.
verilog是硬件描述语言，它和一般的软件语言有本质的区别。

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7楼
HWM| | 2009-8-26 16:13 | 只看该作者
呵呵，“类C”指的是其词法要素与C比较相似，其实verilog出世当初就是参照了很多C的书写风格。

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8楼
一只小蜗牛| | 2009-8-26 16:26 | 只看该作者
用verilog时，请忘掉c，更不要想他们之间有什么关系。用软件的思维去设计硬件曾害了很多产品。

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9楼
HWM| | 2009-8-26 16:30 | 只看该作者
这自然，一个是“程序”语言，一个是“描述”语言。

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10楼
一只小蜗牛| | 2009-8-26 16:41 | 只看该作者
之所以这样强调，就是怕误人子弟。
verilog是一个被滥用的语言，很多人看了两眼，凭着局部的仿真结果，自以为很了解verilog了，结果在系统越来越大时，很多代码出现了竞争现象，很不稳定。

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11楼
HWM| | 2009-8-26 16:47 | 只看该作者
使用无论哪种HDL都必须对硬件有相当深的了解，否则搞不大的，除非去移植别人的东西（说实话也不一定抄得好）。

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12楼
yuri714|  楼主 | 2009-8-26 23:08 | 只看该作者
...- -|
汗。。。这几天还没决定学哪一个呢，就已经把verilog的基本语法看完了
这个果然像传说的一样简明呢
不喜欢自虐的人还是选这个吧

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