在“always”模块内，逻辑是按照指定的顺序执行的。 “always”块内的语句称为顺序语句，这些语句是完全按照书写的顺序来执行。“always”模块之间，是同时执行的，或者说是并行执行的。
/**************************************************************/
Verilog HDL 结构说明语句
1) always （MAX+PLUS II and Quartus II支持)
2) task （MAX+PLUS II不支持 Quartus II支持)
3)initial 只执行一次，（MAX+PLUS II不支持 Quartus ii 不支持）
4) function
/********************************************/
Verilog HDL
条件语句 1) if
(1) if ...
(2) if ...else....
(3) if ...
else if ....
else if ....
....
else ...
2) case ....
xx:....
...
defult :...
endcase
循环语句
1) for ever
2) repeat
3) while |
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