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电源才3.3v,为什么fpga出来波形峰峰值有7v

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mm7989680|  楼主 | 2009-8-28 11:25 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
电源, FPGA, 时钟, 数字中频, 示波器探头
fpga输入时钟为dds提供的30M，中间加一个非门直接输出给ad6623(数字中频电源3.3V）提供时钟，量了一下从fpga出来的30M的峰峰值居然有7V，板子上最大电压才5V，何来7V的峰峰值呢？郁闷————————！示波器探头看过了，设置正确，测量其自带参考峰峰值显示正确。

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沙发
along1980| | 2009-8-28 12:17 | 只看该作者
信号反射了，，正常

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板凳
chunyang| | 2009-8-28 12:35 | 只看该作者
一定频率以上的信号会受电路分布参数的影响，包括信号的反射等，有此现象常见，特别是传输失配时。

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地板
mm7989680|  楼主 | 2009-8-31 13:53 | 只看该作者
又测量了一下，如果不带负载，即给一个fpga的悬空脚作为输出，峰峰值也增大，而且输入频率越高，输出频率的峰峰值越大，————

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5楼
mm7989680|  楼主 | 2009-8-31 14:49 | 只看该作者
确实和阻抗不匹配有关，是和示波器探头的输入阻抗不匹配，把探头的输入阻抗改为50欧，峰峰值变为3.3V

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6楼
mm7989680|  楼主 | 2009-9-1 09:43 | 只看该作者
示波器测得信号到底是多少呢，是不是示波器探头接触到了峰峰值才增大的？阻抗不匹配。高手解释一下啊

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7楼
chunyang| | 2009-9-1 10:35 | 只看该作者
分布参数不仅仅是由示波器探头引入的，线路本身也存在，所以高频、高速电路的设计才非常讲究工艺性。

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8楼
mm7989680|  楼主 | 2009-9-1 13:56 | 只看该作者
泰克公司的 Chen Yingyu 老师这么解释 （该老师非常热心，有问必答,先在这里谢过）
从你所描述的现象看的确是由于阻抗不匹配所致，关于电压测量有两种：1，并联在线测试（即时钟输出到其端接负载上，探头并联在时钟路径上），此时示波器需要1M Ohm输入阻抗；2，将示波器设为时钟输出的端接负载，此时示波器需要50 Ohm输入阻抗；从你的描述看你的测试连接应该属于第二种。另：随着频率增加幅度增大的确是由于端接反射造成的，主要原因地线过长或分布电容过大，你可以使用有源探头减少类似的影响。
未完待续————

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