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挑战MCU底层原理,关于外部总线时序的一个问题

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楼主
herozoujie|  楼主 | 2009-9-4 10:48 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
winloop| | 2009-9-4 11:28 | 只看该作者
上升沿
只能说明你对时序图理解的还不够深刻

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板凳
原野之狼| | 2009-9-4 11:31 | 只看该作者
上升沿

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地板
李冬发| | 2009-9-7 10:06 | 只看该作者
数据手册有完整的时序图,这时序图可要学会看。

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5
inter_zhou| | 2009-9-11 11:03 | 只看该作者
这也叫挑战底层原理?

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6
winloop| | 2009-9-11 11:10 | 只看该作者
楼主都不好意思回帖了

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7
electronic.zhu| | 2009-9-11 13:17 | 只看该作者
Rising edge,hehe

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8
NE5532| | 2009-9-11 13:25 | 只看该作者
找51的教科书,看时序一节,有详细介绍。虽然楼主这个不叫底层挑战,不过大家也不要打击啦。

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9
平常人| | 2009-9-11 22:27 | 只看该作者
现在的应试教育培养了许多不会分析的人才,对于LZ这个问题,即使手册上没有写,稍微分析一下也可以知道答案了,因此特意来小小地打击楼主一次。

首先,LZ已经知道/WR和/RD是负脉冲,即有三个阶段:下降沿、低电平和上升沿,接下来只要逐个简单地分析分析就可以有明确结论。

1)假定是下降沿采样数据,存储器将没有时间输出数据;如果预留存储器输出数据的时间,而确实是在下降沿采样数据,随后的低电平和上升沿则纯粹是在浪费时间。所以这不合理,LZ没有问这个问题,说明你已经否认了这种可能,这很好。

2)假定是低电平采样数据,紧接着就应该问:低电平是一个过程,在这个过程的什么地方采样呢?太早等同于下降沿采样且剩余时间无意义,太晚则等同于上升沿采样,在两者之间的话,则采样过后至上升沿这段时间又被浪费。

3)经过上述分析,上升沿采样没有了这些疑问和不合理之处,这是一种最合理的方式,所以自然而然问题的答案就有了。

这里最关键的一个方法就是,列出几种可能的答案,再逐个分析各个答案的合理与不合理的地方,最终最合理的那个答案基本就是真正的答案了,除非你的分析中遗漏了某些关键因素。

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