FPGA如何把内部驱动时钟输出驱动外部芯片

只看该作者 · 2016-2-23 13:33

其实两个问题：
1.FPGA如何合理的把内部的驱动时钟输出，用于驱动外部芯片，如AD。时钟200M以上。
XILINX 和 ALTERA两家的芯片有差异吗。
2.同时，要把AD的数据读回来。是否要考虑PCB走线延时影响到的时钟同步问题（数据的建立保持时间，或数FPGA读到AD输出数据在期望的一个或数个时钟后）。如果有影响要调整，是用示波器实测还有用别的方法。通常是怎么做的。
希望各位高手给点指导意见。

只看该作者 · 2016-3-16 23:59

1. 直接用DCM模块输出一个时钟再用一个ODDR直接输出到你外部引脚上就行还有你200M的时钟应该是查分的吧你可以用DCM生成两个200M，相位差180度时钟用两ODDR输出
2.没做过200M的AD 这么快的速度估计会影响尽量保证输出等长吧其他的也不清楚

只看该作者 · 2016-3-17 10:08

3008202060 发表于 2016-3-16 23:59
1. 直接用DCM模块输出一个时钟再用一个ODDR直接输出到你外部引脚上就行还有你200M的时钟应该是查分的吧 ...

谢谢，之前看资料好像不需要两个时钟，DDR直接可以根据CLK双沿输出0和1吧

只看该作者 · 2016-3-17 18:26

pingis58 发表于 2016-3-17 10:08
谢谢，之前看资料好像不需要两个时钟，DDR直接可以根据CLK双沿输出0和1吧

DDR确实是可以双采样的你用的是DDR几我现在用的DDR3反正都是差分时钟

只看该作者 · 2016-3-18 10:27

3008202060 发表于 2016-3-17 18:26
DDR确实是可以双采样的你用的是DDR几我现在用的DDR3反正都是差分时钟

我用的是ZYNQ，只是之前考虑输出AD采样时钟，没用过这类的东西有疑问。

只看该作者 · 2016-3-31 13:43

xiamingmin163 发表于 2016-3-29 16:17
1、altera有个专用的原语“clock—***”具体忘记了，并且硬件上也要接在PLL的专用时钟管脚输出上面才可以 ...

谢谢了，大概了解清楚了，
内部的逻辑分析仪是FPGA内部的吗？有没有介绍这方面的文档

只看该作者 · 2016-3-31 22:49

请问，如何用CPLD控制AD芯片？

只看该作者 · 2016-4-6 16:04

1、逻辑分析仪是FPGA自带的IP实现的，xilinx 一般是chipscop，altera是signal tap，可百度相关资料，蛮多的；
2、CPLD控制AD，你只要按照AD芯片的接口时序来操作即可，高速的的AD一般不会用CPLD做，CPLD资源太少了，只能做一些简单的与或非而已。
3、建议你认真读DATASHEET

只看该作者 · 2016-5-28 11:36

FPGA、CPLD本身就不适合用来输出200MHz的时钟。
对于需要提供200MHz时钟的系统，应该考虑使用专门的时钟芯片，而不是FPGA，或者CPLD。
仅供参考。

FPGA如何把内部驱动时钟输出驱动外部芯片

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