晕，原来发的帖子写错了，想编辑，提示时间太长，麻烦斑竹给删了吧。
代码应该是下面这个，重点在always内的敏感量，其他都一样，这两个有什么不同么？
wire a,b;
reg c;
reg d;
(1)always @ (d)
begin
case (d)
0:c=a|b;
1:c=a&b;
endcase
end
(2)always @ (a,b,d)
begin
case (d)
0:c=a|b;
1:c=a&b;
endcase
end
这两个分别会综合成什么样的电路呢？
大家有没有谁用FPGA做过ASIC设计的验证啊？和普通的FPGA设计流程有什么不同？ |
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