Verilog 请进！

只看该作者 · 2009-10-29 19:06

在一个MODULE内如：
always @(posedge clk or negedge nReset)
   if(~nReset)
   begin
      cnt<=#1 16'h0;
      clk_en<=#1 1'b1;
   end

上述红色部分是否可以不要，我觉得延时不是仿真用的吗？

同问：前辈们以前在做I2C,SPI,UART等的时候，有无盲目感，给我感觉是程序太多，没有整体概念，我以前用VHDL的时候都是编小模块，然后调用，感觉好多了，但是现在用Verilog,基础道是好懂，可程序一大，就完了，请大虾们指点迷津呀！！