关于verilog forever语句的疑惑

只看该作者 · 2009-11-2 11:13

最近在testbeach中写了一段波形产生的程序，但是编译后出现错误.发现对forever语句的用法不是很明白，不清楚为什么#START_DELAY后面的end一定要放在#LOW_DELAY的后面，因为只有这样编译才正确。我把end放在#START_DELAY的后面就出错。
我想问下难道forever 语句一定要用在initial或者是always语句中吗？好像书上也没有这方面的要求啊。
谢谢各位大家的解答。。。。。。。
module testbeach_exap(clk_d);
  output reg clk_d;

parameter START_DELAY=5,LOW_TIME=3,HIGH_TIME=2;
   initial
      begin
      clk_d=0;
      #START_DELAY;
      end
      forever
   begin
   clk_d=1;
#HIGH_TIME;
   clk_d=0;
   #LOW_TIME;
end
  endmodule