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请教easyFPGA030,verilog综合问题

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楼主
weather985|  楼主 | 2009-11-19 14:25 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
beny5566| | 2009-11-19 16:10 | 只看该作者
综合是把硬件描述语言如VHDL等写成的代码转换成逻辑网表语言,
而布线是把上一步综合得到的逻辑网表分配到合适的硬件资源上,
而这一过程中,可以用时序约束进行约束。
由上面不难看出,综合后门级仿真时功能仿真,
布线后的后仿真为时序仿真。

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板凳
beny5566| | 2009-11-19 16:14 | 只看该作者
很多初学者分不清哪些语言可综合哪些不可以综合,
下边是一个纯verilog的语法书,
个人觉得还可以,
介绍的比较详尽。

Verilog1.pdf

363.91 KB

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地板
weather985|  楼主 | 2009-11-19 17:00 | 只看该作者
3# beny5566
非常感谢你的资料

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5
beny5566| | 2009-11-19 17:01 | 只看该作者
不用客气,
大家共同学习。

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6
linhai1986| | 2009-11-20 00:04 | 只看该作者
资料不错,收藏了

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7
xiaoxin1986| | 2009-11-20 23:47 | 只看该作者
学习了

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8
swolf| | 2009-11-21 13:32 | 只看该作者
我也下一份看看,
谢谢

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9
lobby| | 2009-11-21 14:36 | 只看该作者
前仿真一般是功能仿真,所以没问题。

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10
xiaoxin1986| | 2009-11-22 18:39 | 只看该作者
什么是前仿真?

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11
3B1105| | 2009-11-22 21:32 | 只看该作者
前仿真:纯语言仿真,不带任何器件信息。
后仿真:带有器件信息的仿真。

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12
20801233| | 2009-11-22 21:37 | 只看该作者
我的理解是,
前仿真是综合前的仿真。

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13
bit6019| | 2009-11-22 21:52 | 只看该作者
前仿真是RTL仿真,主要功能是用来验证设计逻辑,不考虑延时的问题;
后仿真是综合、布线以后,电路的最终形式已经固定下来,得到综合出的网表,这时在加上器件物理模型进行仿真,得到更精确的延时。

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14
思行合一| | 2009-11-22 22:17 | 只看该作者
前仿真只是功能上的仿真,后仿真就是加入了延时信息,布局布线信息的仿真。后仿真在特定物理特性下的仿真。

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15
llljh| | 2009-11-22 23:28 | 只看该作者
3楼的资料很不错啊

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16
beny5566| | 2009-11-23 15:26 | 只看该作者
前仿真是RTL仿真,主要功能是用来验证设计逻辑,不考虑延时的问题;
后仿真是综合、布线以后,电路的最终形式已经固定下来,得到综合出的网表,这时在加上器件物理模型进行仿真,得到更精确的延时。 ...
bit6019 发表于 2009-11-22 21:52

解释的很清楚吗,
呵呵。
RTL级是指register translit level,即寄存器传输级。

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17
NICKY99| | 2009-11-27 15:54 | 只看该作者
资料不错

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18
llljh| | 2009-11-28 16:34 | 只看该作者
3楼资料多看看吧

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19
Skywigh| | 2009-12-2 22:47 | 只看该作者
学习了。。

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