请教easyFPGA030，verilog综合问题

发表于 2009-11-19 14:25

请问周公的easyFPGA030，verilog中哪些语句能综合，哪些不能综合，编写的程序总是能通过前仿真，但不能综合。
还有，请问RTL仿真，综合后门级仿真和布线后仿真有什么区别，在软件libero中分别怎样观察区别。非常感谢您的回复！

发表于 2009-11-19 16:10

综合是把硬件描述语言如VHDL等写成的代码转换成逻辑网表语言，
而布线是把上一步综合得到的逻辑网表分配到合适的硬件资源上，
而这一过程中，可以用时序约束进行约束。
由上面不难看出，综合后门级仿真时功能仿真，
布线后的后仿真为时序仿真。

登录 · 发表于 2009-11-19 16:14

很多初学者分不清哪些语言可综合哪些不可以综合，
下边是一个纯verilog的语法书，
个人觉得还可以，
介绍的比较详尽。

发表于 2009-11-19 17:00

3# beny5566
非常感谢你的资料

发表于 2009-11-19 17:01

不用客气，
大家共同学习。

发表于 2009-11-20 00:04

资料不错，收藏了

发表于 2009-11-20 23:47

学习了

发表于 2009-11-21 13:32

我也下一份看看，
谢谢

发表于 2009-11-21 14:36

前仿真一般是功能仿真，所以没问题。

发表于 2009-11-22 18:39

什么是前仿真？

发表于 2009-11-22 21:32

前仿真:纯语言仿真，不带任何器件信息。
后仿真：带有器件信息的仿真。

发表于 2009-11-22 21:37

我的理解是，
前仿真是综合前的仿真。

发表于 2009-11-22 21:52

前仿真是RTL仿真，主要功能是用来验证设计逻辑，不考虑延时的问题；
后仿真是综合、布线以后，电路的最终形式已经固定下来，得到综合出的网表，这时在加上器件物理模型进行仿真，得到更精确的延时。

发表于 2009-11-22 22:17

前仿真只是功能上的仿真，后仿真就是加入了延时信息，布局布线信息的仿真。后仿真在特定物理特性下的仿真。

发表于 2009-11-22 23:28

3楼的资料很不错啊

发表于 2009-11-23 15:26

前仿真是RTL仿真，主要功能是用来验证设计逻辑，不考虑延时的问题；
后仿真是综合、布线以后，电路的最终形式已经固定下来，得到综合出的网表，这时在加上器件物理模型进行仿真，得到更精确的延时。 ...
bit6019 发表于 2009-11-22 21:52

解释的很清楚吗，
呵呵。
RTL级是指register translit level，即寄存器传输级。

发表于 2009-11-27 15:54

资料不错

发表于 2009-11-28 16:34

3楼资料多看看吧

发表于 2009-12-2 22:47

学习了。。

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