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Xilinx FPGA输出时钟问题

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JUN_HR|  楼主 | 2016-4-18 19:56 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
沙发
玄德| | 2016-4-18 21:29 | 只看该作者

究竟是零点几啊?


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板凳
JUN_HR|  楼主 | 2016-4-18 21:50 | 只看该作者
玄德 发表于 2016-4-18 21:29
究竟是零点几啊?

低电平只能下拉到1.5V左右

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地板
玄德| | 2016-4-18 22:27 | 只看该作者

好像明白了,
这应当是高速情况下管脚寄生电容太大造成的,
不能短期内彻底放电。

如果后面是芯片的时钟输入端,这样的信号问题不大,能够正确识别;
如果要求高,就想办法改变管脚的端口特性吧。

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JUN_HR|  楼主 | 2016-4-19 09:42 | 只看该作者
玄德 发表于 2016-4-18 22:27
好像明白了,
这应当是高速情况下管脚寄生电容太大造成的,
不能短期内彻底放电。

这个信号我一方面是需要输入到DFF中,另外还要引出到芯片外进行观测的。请问这个寄生电容太大是否就是由于我将信号通过I/O端口输出导致的?内部直接输入到DFF的信号波形是否可能是正常的??

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玄德| | 2016-4-19 09:55 | 只看该作者

这跟输出的驱动电路有关,也和实际工艺的分布参数有关。
三、四十兆就开始出现这样的情况了。

能不引出最好了。


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JUN_HR|  楼主 | 2016-4-19 10:00 | 只看该作者
玄德 发表于 2016-4-19 09:55
这跟输出的驱动电路有关,也和实际工艺的分布参数有关。
三、四十兆就开始出现这样的情况了。

是不是不引出的话内部直接传输到DFF的信号幅度是正常的???

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玄德| | 2016-4-19 10:03 | 只看该作者
JUN_HR 发表于 2016-4-19 10:00
是不是不引出的话内部直接传输到DFF的信号幅度是正常的???


至少会比外面好得多。


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9
JUN_HR|  楼主 | 2016-4-19 10:12 | 只看该作者
玄德 发表于 2016-4-19 10:03
至少会比外面好得多。

那请问能否做一定的参数设置进行优化???IO 端口那边好像只能设置drive strength和Slew type??

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玄德| | 2016-4-19 10:19 | 只看该作者
JUN_HR 发表于 2016-4-19 10:12
那请问能否做一定的参数设置进行优化???IO 端口那边好像只能设置drive strength和Slew type?? ...


效果可能有限,但值得试一下。

这样高速的信号,要用差分输出。


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JUN_HR|  楼主 | 2016-4-19 10:25 | 只看该作者
玄德 发表于 2016-4-19 10:19
效果可能有限,但值得试一下。

这样高速的信号,要用差分输出。

好的,我先试试看

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bewind| | 2016-4-19 11:58 | 只看该作者
测试的时候是否注意探头的衰减和带宽的设置?因为测量本身可能造成不准确

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