关于MSP430时钟系统问题

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 楼主| lida0604 发表于 2016-4-20 20:43 | 显示全部楼层 |阅读模式
各位大大,小弟刚接触MSP430f4152芯片,关于时钟问题有点想不明白。看到例程代码如下:
#include "msp430x44x.h"
void main(void)
{
  WDTCTL = WDTPW + WDTHOLD;    // 停止看门狗
  SCFI0 |= FN_2;                  
FLL_CTL0 = XCAP18PF;
SCFQCTL = 74;                   // (74+1) ×32768 = 2.45Mhz
P1DIR = 0x22;                   // P1.1 & P1.5 输出
  P1SEL = 0x22;              // P1.1 & P1.5输出 MCLK & ACLK
  while(1);                       
}
为什么P1.1可以输出MCLK,P1.5输出ACLK?
还有想问下如何配置各个引脚的时钟?看data sheet哪个部分的资料?
vivilzb1985 发表于 2016-4-20 21:44 | 显示全部楼层
这个配置还是比较简单的,比起其他的单片机,该单片机的没有啥倍频分频的问题的。
aerwa 发表于 2016-4-20 22:02 | 显示全部楼层
本帖最后由 aerwa 于 2016-4-20 22:03 编辑

P1SEL = 0x22;              // P1.1 & P1.5输出 MCLK & ACLK
关键在于这句话啊, SEL 为高就是功能模块, 你看P1.1 P1.5脚说明就知道了,
引脚是不需要配置时钟的, 默认的就MCLK,主频8-16MHZ的 还没到STM32那种复杂程度, 430你主要是要理解ACLK SMCLK MCLK ,
dirtwillfly 发表于 2016-4-21 07:43 | 显示全部楼层
看IO相关的部分就可以,建议结合例程,再去查datasheet
迪卡 发表于 2016-4-21 20:10 | 显示全部楼层
为什么P1.1可以输出MCLK,P1.5输出ACLK?

P1.1和P1.5有第二功能吧,看看芯片手册怎么定义IOP1的

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Thor9 发表于 2016-4-21 21:48 | 显示全部楼层
为什么P1.1可以输出MCLK,P1.5输出ACLK?

这应该是芯片引脚就是这样定义的吧,属于内部硬件结构问题
 楼主| lida0604 发表于 2016-4-22 19:17 | 显示全部楼层
感谢各位大大的回答,仔细看了芯片I/O的复用功能后,确实是引脚的复用功能。
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