本帖最后由 laji111 于 2009-12-16 19:45 编辑
在代码编写完成后，需要借助于测试平台来验证所设计的模块是否满足要求。ISE提供了两种测试平台的建立方法，一种是使用HDL Bencher的图形化波形编辑功能编写，另一种就是利用HDL语言。下面介绍测试波形法。
在ISE中创建testbench波形，可通过HDL Bencher修改，再将其和仿真器连接起来，再验证设计功能是否正确。首先在工程管理区将Sources for设置为Behavioral Simulation，然后在任意位置单击鼠标右键，在弹出的菜单中选择“New Source”命令，然后选中“Test Bench Wavcform”类型，输入文件名，点击next进入下一页。这是，工程中所有的Verilog Module的名称就会ianshi出来，设计人员需要需按则要进行测试的模块。完成后HDL Bencher程序自动启动，等待用户输出所需的时序要求。
点击OK按钮，接受默认的时间设定。测试矢量波形。
接下来，初始化（灰色部分不允许用户修改），修改方法为：选中信号，在其波形上单击，从该点击所在周期开始，在往后的所有的时间单元内该信号电平反向。点击din前面的“+”，点开各个信号，各个修改。
然后将testbench文件存盘，则ISE会自动将其加入到仿真的分层结构中，在代码管理区会类出刚生成的.tbw测试文件,选中.tbw文件，然后双击过程管理区的“Simulate Behavioral Model”，即可完成功能仿真。 |
楼主
标题置顶
标题高亮
