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[Actel FPGA]

[求助]:一个简单的编码器，不知道有什么问题，请高手看看

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yoyowodeai|  楼主 | 2009-12-20 19:24 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
编码器, se, AN, module, verilo
我用Verilog写的一个优先编码器简单程序，分配引脚的时候居然找不到a[0],不知道为什么：

// bianma.v
module bianma(a,b);

input [3:0] a;
output [1:0] b;

reg [1:0] b;
always @ (a)
begin
    casex(a)
    4'b0001:b=2'b00;
    4'b001x:b=2'b01;
    4'b01xx:b=2'b10;
    4'b1xxx:b=2'b11;
    default:b=2'bx;
    endcase
end

endmodule

请高手指教一下。我用的是Actel的FPGA， libero IDE 8.5开发环境。

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虎虎生威| | 2009-12-20 23:20 | 只看该作者
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linhai1986| | 2009-12-21 00:08 | 只看该作者
过来看看

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xiaoxin1986| | 2009-12-21 00:30 | 只看该作者
帮顶

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5楼
beny5566| | 2009-12-21 16:53 | 只看该作者
看不出来问题在哪啊，
呵呵

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6楼
bit6019| | 2009-12-28 17:09 | 只看该作者
帮顶！高手快来

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7楼
金鱼木鱼| | 2010-1-3 23:18 | 只看该作者
不好意思看不出问题在哪

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8楼
yoyowodeai|  楼主 | 2010-1-7 22:36 | 只看该作者
谢谢大家！高手赶紧来给解答下吧

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9楼
五谷道场| | 2010-1-7 22:40 | 只看该作者
记得群里有个lobby搞这个，你问问他

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10楼
yoyowodeai|  楼主 | 2010-2-25 01:16 | 只看该作者
已经解决！谢谢！

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