我用Verilog写的一个优先编码器简单程序，分配引脚的时候居然找不到a[0],不知道为什么：
// bianma.v
module bianma(a,b);
input [3:0] a;
output [1:0] b;
reg [1:0] b;
always @ (a)
begin
casex(a)
4'b0001:b=2'b00;
4'b001x:b=2'b01;
4'b01xx:b=2'b10;
4'b1xxx:b=2'b11;
default:b=2'bx;
endcase
end
endmodule
请高手指教一下。我用的是Actel的FPGA， libero IDE 8.5开发环境。 |
楼主
