[求助]EasyFPGA030试验教程的问题！

只看该作者 · 2009-12-31 12:07

我试验EasyFPGA030其中的my_or的时候，按照教程，结果保存由SmartDesign生成的HDL文件时，显示Error: The my_or module is defined in multiple files. Duplicate modules are not supported.
Select the file you want to use from the Design Hierarchy.
1）我把my_or改为my_or1后，就不还会再出现错误，难道教程有问题；
2）SmartDesign中的文件名到底要不要和Verilog HDL中的一样，教程是一样的；
3）然后综合，到了分配管脚的时候，为什么只显示输出管脚，而输入的两个管脚却没有显示，无法分配管脚，请问这是为什么？
这些问题在my_and的试验中都遇到了，为什么？

只看该作者 · 2010-1-3 16:35

没用过，等待高手解答

只看该作者 · 2010-1-3 22:46

本帖最后由 linux1 于 2010-1-3 22:49 编辑

等待高手到来！

只看该作者 · 2010-1-3 22:55

3）已经解决了。原来是把 or U1(L,A,B)写成了or U1(A,B,L)

只看该作者 · 2010-1-4 00:03

不要全信教程，那里的也不一定全对

只看该作者 · 2010-1-5 19:30

3）已经解决了。原来是把 or U1(L,A,B)写成了or U1(A,B,L)
金鱼木鱼发表于 2010-1-3 22:55

顺序一定要写对，
其实平时用U1(.X(L)......)的格式写会更好，
特别是变量多的时候

只看该作者 · 2010-1-6 18:52

平时一定要养成良好的编码风格

1万 · 2010-1-6 18:52

看来楼上的习惯不错啊

只看该作者 · 2010-1-6 18:53

也不行，没有接受过系统的学习，
呵呵，这种东西说起来容易，
想做好很难啊

1万 · 2010-1-6 18:53

哈哈，不要谦虚，以后有问题问你啊

只看该作者 · 2010-1-6 18:55

好的，不过我主要是做Altera公司的FPGA，
呵呵。

只看该作者 · 2010-1-6 18:59

好的，不过我主要是做Altera公司的FPGA，
呵呵。
beny5566 发表于 2010-1-6 18:55

全能人才啊

只看该作者 · 2010-1-6 19:14

顺序一定要写对，
其实平时用U1(.X(L)......)的格式写会更好，
特别是变量多的时候
swolf 发表于 2010-1-5 19:30

变量多的时候，这种方式最好，
可以避免漏丢某个接口。

只看该作者 · 2010-1-6 22:38

恩，要注重良好的编程风格

只看该作者 · 2010-1-6 23:35

呵呵，原来是这个问题，变量多的时候很容易搞错，要特别的细心

只看该作者 · 2010-2-24 00:41

看来得结贴了！

[求助]EasyFPGA030试验教程的问题！

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