FPGA的I/O管脚如何识别高低电平

只看该作者 · 2010-1-6 21:10

FPGA的I/O管脚如何识别高低电平？有人指点我说那要看I/O管脚是cmos电平还是ttl电平。
于是我又翻书找了下，cmos的输入最小高电平为70%VDD（VDD为输入电源）最大输入低电平为30%VDD。
而ttl一般输入高电平>2.4V,低电平要<0.8V。
不知道是不是应该按照以上的标准来判断呢？还是说每个器件都是有自己的判断标准，那么是否会在datasheet中标明。