FPGA的I/O管脚如何识别高低电平

只看该作者 · 2010-1-6 21:10

FPGA的I/O管脚如何识别高低电平？有人指点我说那要看I/O管脚是cmos电平还是ttl电平。
于是我又翻书找了下，cmos的输入最小高电平为70%VDD（VDD为输入电源）最大输入低电平为30%VDD。
而ttl一般输入高电平>2.4V,低电平要<0.8V。
不知道是不是应该按照以上的标准来判断呢？还是说每个器件都是有自己的判断标准，那么是否会在datasheet中标明。

只看该作者 · 2010-1-7 23:19

COMS,TTL这个可称为 "标准"
就像去饭店吃饭不用带"碗,筷"
哪家饭店违反了这个行规,他就不要做生意了.

这个说法不知是否能被你接受

只看该作者 · 2010-1-8 15:27

fpga可以有很多电平标准，LVTTL，LVCMOS，SSTL等，每个标准中都有相应的高低电平大小

只看该作者 · 2010-1-9 00:00

谢谢，大家我明白了；这要看I/O管脚属于什么电平，每个电平都有自己的标准。

FPGA的I/O管脚如何识别高低电平

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