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请教：大家关于异步FIFO的问题

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六月的雨|  楼主 | 2010-1-8 20:16 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
异步FIFO, 时钟, DRAM, sd, hz
小弟想从利用fpga采集数据，存入SDRAM里，由于采样时钟24MHz，SDRAM133MHz，想用异步FIFO做数据缓冲，但是一个采样时钟采集一个数据8bit，而SDRAM是16位数据端口，我想把FIFO里存储单元写成16位的，一个时钟采样数据近低字节，下一个时钟采样时钟近高字节，而FIFO读的时候可以在133MHz时钟下可以一次输出16位宽的数据，不知这样可行否，异步FIFO可以这样做数据缓冲吗？请大家指点迷津！谢谢

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沙发
lover9| | 2010-1-9 00:42 | 只看该作者
有意思，要睡了，天亮了再看~

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板凳
patrick007| | 2010-1-9 02:37 | 只看该作者
我觉得可以。
不过8in 16out 当然要比 8in 8out的在控制结构上复杂一点。
仔细设计一下，应该可以。

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地板
amtek| | 2010-1-9 09:26 | 只看该作者
当然没问题，最简单的做法，在入口做一个16bit的寄存器，第一个采样时钟数据进低8位，第二个进高8位，满16位后再输入异步FIFO

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5楼
tiantian001| | 2010-2-22 14:21 | 只看该作者
4楼正解

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6楼
bearpp| | 2010-3-31 13:08 | 只看该作者
同意4楼，
还要考虑最后一笔数据不满16位的情况

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7楼
wycawyc| | 2010-3-31 17:23 | 只看该作者
不知楼主用哪家的fpga。我用过altera的。直接用ip就有不同宽度的入和出。

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