专家分大放送：活跃本版--- 月底结贴都可能有机会

只看该作者 · 2010-1-9 15:03

本帖最后由 amtek 于 2010-1-26 14:07 编辑

为活跃本版，本人拿出8分，每题1分大放送。
每人限答一题，已有本版专家分的将不送。
全部答完后将结贴

1、写一个异步寄存器的CODE, 硬件set ,软件write 1 clear。
2、写一个CODE，将高频时钟下的数字信号同步到低频时钟域。
3、用例子简述一种simulation工具的使用
4、给了reg的setup,hold时间，求中间组合逻辑的delay允许范围
5、简述clock tree和clock skew的概念
6、简述I2C或SPI硬件协议的工作原理
7、列出一个带有数据读写的接口的时序图，并说明工作过程
8、有50套相同的三角板（每套有一个等腰直角三角形和一个30度的直角三角形），放在一个平面上，互相不压着，中间也没有空隙。问组成的多边形，最多有多少条边，最少有多少条边（给出计算过程）。

只看该作者 · 2010-1-9 16:18

本版专家暂时只有两人，太少了
1 zjwumei 4 1
2 bbyeah 1 1

先做题的得分，别人得分的题再做就没分了

只看该作者 · 2010-1-13 02:21

咦我是专家？这是啥...
题目不会:L

只看该作者 · 2010-1-13 18:14

咦我是专家？这是啥...
题目不会:L
bbyeah 发表于 2010-1-13 02:21

我声援你，我知道一点儿

专家，在自己的领域识专家，去其它的领域就不是了么:lol

只看该作者 · 2010-1-13 18:14

ic设计涵盖的内容太丰富了

只看该作者 · 2010-1-14 04:39

我声援你，我知道一点儿

专家，在自己的领域识专家，去其它的领域就不是了么:lol
zjwumei 发表于 2010-1-13 18:14

恩恩，楼主的问题基本上都是数字IC行为级设计的东西
现在专业细分太厉害了

只看该作者 · 2010-1-14 10:55

更细的细分肯定是趋势

  偶是做数字的，所以挑了几个题目，目的活跃本版。
  同时希望其他方面的人士，也放送一些基本概念的题目，活跃活跃气氛。
  这个版面好象很冷清啊

  各位，我在这准备分放送，大家支持啊。只要答案有点意思，即使不全面，或有点问题，也放送啊。

只看该作者 · 2010-1-19 13:17

声源amtek

只看该作者 · 2010-1-19 17:33

有经验的没兴趣/没时间做这些
没经验的没能力做这些

这种贴一般回复都有限，难呐～～～～～～～～～～

只看该作者 · 2010-1-20 22:47

额。。。。大三小虾飘过，完全不会。。。

只看该作者 · 2010-1-22 09:25

月底结贴送分，大家抓紧。

如果没人答题，留爪的都有可能得分

只看该作者 · 2010-1-24 22:41

居然没人来。。。这版果然人气好低，我会的不多，知道啥说啥了，错了大家一定要帮助我啊~~

只看该作者 · 2010-1-24 23:15

先来第三题，因为不会专门的仿真软件，就大概说下用过的Quartus的仿真。
module test_test_123123123123(clk_in,
      rst_n_in,
      out_en_in,
      MSB,
      out
      );
input clk_in;
input rst_n_in;
input out_en_in;
output MSB;
output out;

reg [10:0] counter;
wire out;
wire MSB;

always @ (posedge clk_in)  //synchronization reset
  if(~rst_n_in)
counter<=11'b0;
  else
counter<=counter+1'b1;

assign MSB=counter[10];
assign out=MSB&out_en_in;

endmodule

这是仿真的程序，就是一个对时钟计数的计数器，rst是同步复位MSB的输出是计数器的最高位，OUT是MSB与输入out_en_in相与之后输出，可以将out_en_in看做一个使能端。下面是仿真。

先建立波形文件，在FILE下的NEW可以建立Vector Waveform File文件（应该翻译成向量波形文件吧？），会出现下面一个界面

这个界面中，1显示要仿真得信号，包括输入和输出及中间信号，起初为空白；先添加信号双击一的空白处，出现界面2，点击3的Node Finder出现界面4，5处帮助筛选管脚这里选作所有的输入输出，点击7，然后点击3 4界面的OK，完成管脚添加。图中8处可以选择End time，即仿真结束时间。完成后如下图

在原来的空白位置已有信号。1 2 3均可设置输入信号，1为置1，2为置0，3为设置时钟，可调出界面4，设置时钟相关，设置完毕后如下图

点击此处开始仿真（若功能仿真需编译并生成功能仿真网表，若时序仿真要进行编译及综合），仿真后波形如下

只看该作者 · 2010-1-24 23:31

本帖最后由 ma9453 于 2010-1-24 23:35 编辑

接下来是第四题:loveliness: 本来这道题我是不会的，不过巧的很，前几天和一个做后端的师兄聊了几句，正好聊到这里，师兄给我大概说了下，也不知道我理解的对不，期待高手给我纠正啊~~各位看官请看下图：（晚上手机随便拍的，效果不好见谅啊）

图中a为setup时间，b为hold时间，REG给了这两个时间，也就是说图中t就是寄存器中间逻辑的delay允许的最大值，也就是delay最大值=时钟周期-setup时间-hold时间；
我是这么理解的，不知道这么理解对不对~~~

只看该作者 · 2010-1-24 23:48

第五题也随口说说啊，现在一知半解，clock skew俺是不知道是什么东西滴~~~（于是GOOGLE之），
clock tree应该叫时钟树吧（:funk:这个貌似没错吧。。），是将时钟信号输入后**uffer然后接到芯片内部需要时钟的地方，这些buffer的插法就像数据结构中的树一样，俺大概说下俺对这种做法的理解：在一个大的设计中会尽量采用同步设计，这样就需要大量的时钟，而输入的时钟驱动能力有限，就需要插入buffer来提高驱动能力，一旦插入buffer不同触发器的时钟必然不同，有些会因插入了buffer而引入多余的延时，会导致许多问题，为此将输入的时钟先全部插入buffer（像树一样插）这样出来的N个时钟信号有相同的buffer延时（理论上是这样，实际中由于buffer参数的不完全一致，导致有一些差异，不过这些延时差异比不用树的会小很多），这样来满足对大量时钟的需求。在FPGA中有特殊的全局时钟资源，时钟从管脚引入芯片后不是通向逻辑单元，而是走到芯片正中间然后再向四周走，原理也基本同时钟树差不多吧（个人理解）？

洋洋洒洒的白话了一大堆，楼主说只许达一题。。。俺犯规了。。。不过希望前辈们多指点本菜鸟一下

只看该作者 · 2010-1-25 09:01

clock tree，skew,jitter这些在Rabaey那本书里讲得很好

只看该作者 · 2010-1-25 17:12

本帖最后由 amtek 于 2010-1-25 17:15 编辑

m兄猛啊，不过结贴时只能给你1分，本帖要广泛送分。

另外说一下，寄存器之间组合逻辑的最长delay应当是：时钟周期最小值（因为有skew和jitter) 减 setup最大值减  Tclk-Q最大值

  hold time 应当是Tclk-Q最小值，如果这个最小值不符合要求，后端要修的

  有不同看法大家可以一起讨论

只看该作者 · 2010-1-25 21:32

额。。。我真的是知道的不多。。。。菜鸟一个

只看该作者 · 2010-1-28 17:26

clock tree这个啷当东东，刚开始听说挺神秘的。
寄存器采集数据，需要有setup time 和hold time, 也就是个窗口。
clock tree就是通过限制相邻寄存器clock的相位偏差，让数据顺利采集传递。

超牛公司可以不用clock tree 工具，自己拉clock。如果你足够牛，又有足够耐心和无限多的时间，理论上也可以自己拉。据说顶级IC公司有五六百个专家级工程师专管拉线，所以他们产品的性能要高于工具自动出来的结果。

月底结贴，大家抓紧。

只看该作者 · 2010-1-29 03:12

这不是full custom么？
RAM设计里每个CELL里的布局导线甚至管子全部是要求手工画的

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