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[Actel FPGA]

[求助]:一个简单的编码器，不知道有什么问题，请高手看看

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楼主
6019实验室|  楼主 | 2010-1-9 19:48 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
编码器, AN, module, se, dc
我用Verilog写的一个优先编码器简单程序，分配引脚的时候居然找不到a[0],不知道为什么：

// bianma.v
module bianma(a,b);

input [3:0] a;
output [1:0] b;

reg [1:0] b;
always @ (a)
begin
    casex(a)
    4'b0001:b=2'b00;
    4'b001x:b=2'b01;
    4'b01xx:b=2'b10;
    4'b1xxx:b=2'b11;
    default:b=2'bx;
    endcase
end

endmodule

请高手指教一下。

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沙发
想实习去| | 2010-1-9 19:49 | 只看该作者
综合优化了吧，建议不用用casex，用case。

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板凳
6019实验室|  楼主 | 2010-1-9 19:50 | 只看该作者
谢谢，但是用case怎么编优先编码器啊，难道只能用if....else....

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地板
S3C2440| | 2010-1-10 18:05 | 只看该作者
你的程序有问题，在好好检查下，很简单的！

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5楼
beny5566| | 2010-1-12 19:28 | 只看该作者
不推荐casex

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6楼
六楼的窗户| | 2010-1-14 19:40 | 只看该作者
LZ解决了问题了吗？同样不知道为什么，大家快来讨论下！

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7楼
lobby| | 2010-1-14 22:45 | 只看该作者
怎么会找不到a【0】？

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