modelsim仿真问题～

发表于 2010-1-10 17:32

你好！
在仿真的时候，modelsim 总是提示如下问题:
# ** Error: (vsim-3170) Could not find 'E:\VT_Mon_vlog\simulation\presynth.testbench'.
# Error loading design
# Error: Error loading design
# Pausing macro execution
# MACRO ./run.do PAUSED at line 36
请问为什么？非常感谢～

发表于 2010-1-10 17:33

把你的testbench.v的Module名字改为testbench

发表于 2010-1-12 19:44

把你的testbench.v的Module名字改为testbench
6019实验室发表于 2010-1-10 17:33

一定要这样吗，感觉很奇怪啊。

发表于 2010-1-12 19:48

我看没这个比要把

发表于 2010-2-24 17:10

有这个必要啊！哈哈！

[Actel FPGA] modelsim仿真问题～

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