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这几句VHDL语句啥意思？

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nbziwei|  楼主 | 2010-1-11 23:17 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
VHDL, ev, dc, AN
if clk'event and clk= '1' then
rxd2 <= rxd1 ;
rxd1 <= rxd ;
end if;

上述主要实现什么功能？

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沙发
不爱说话| | 2010-1-12 21:12 | 只看该作者
在clk信号的上升沿，将rxd1的值赋给rxd2，rxd的值赋给rxd1

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板凳
xubaoyu| | 2010-1-14 20:51 | 只看该作者
很简单的语句:)

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地板
onmyway12| | 2010-1-25 18:39 | 只看该作者
就是两个D触发器，延时用的。

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5楼
xiaoxuan_dy| | 2010-1-26 17:05 | 只看该作者
也可能是异步时钟域之间传递控制信号，同步用的。

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6楼
yanj121| | 2010-2-9 16:17 | 只看该作者
移位用的

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7楼
yixiupu0| | 2010-2-9 19:48 | 只看该作者
也可以是   用clk采样rxd的上升/下降沿

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8楼
zhang_2000| | 2010-2-22 11:40 | 只看该作者
2bit 的移位寄存器

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9楼
小伟哥1101| | 2010-2-24 21:18 | 只看该作者
是的，这个很基本的语法

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