FPGA 2个模块之间由不同时钟产生的信号如何协调？

只看该作者 · 2010-1-15 20:38

大家好！
本人是新手，这几天用030开发板学习，在学习过程中遇到如下问题，请各位指点！
2个不同的模块：第一个模块系统时钟为16K，第二模块的时钟为24M；
想实现：第二模块输出的信号（高电平）引入到第一模块应用，但在测试过程中，发现这信号没有在第一模块中检测正常（也就是检测不到这为高电平）。

所以请问：应该如何协调，才能使信号在2模块间正常？

只看该作者 · 2010-1-15 21:09

时钟不匹配？

只看该作者 · 2010-1-20 21:29

应该是说：两个不同时钟对应的数据应该如何协调：如A模块输出给B模块输入，但两模块的时钟不一样

只看该作者 · 2010-1-20 22:49

加个fifo

只看该作者 · 2010-1-21 15:59

谢谢各位提的建议，2个模块的输入输出都加了FIFO。但还是存在2模块不能正常使作数据！

只看该作者 · 2010-1-21 19:29

并不是两个模块的输入输出都加fifo。
你把fifo的输入设为第一个模块的输出，
fifo的输出设为第二个模块的输入，
不就可以了。

只看该作者 · 2010-1-25 14:12

多谢几位的指点！

只看该作者 · 2010-2-2 18:18

6楼说的好，不知道楼主的问题解决没？

只看该作者 · 2010-2-5 21:18

6楼正解

FPGA 2个模块之间由不同时钟产生的信号如何协调？

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