一、前言 随着系统功率预算的不断紧缩，迫切需要新型低功率元器件。对通信基础设施而言，电路板冷却、机箱体积小型化以及系统可靠性在系统设计中都起着重要的作用。对e-应用，电池寿命、热耗散和小体积尺寸是主要的设计难点。选用智能器件，辅以正确的设计技巧增加了符合功率预算的可能性。尽管可编程逻辑器件（PLD）有很好的性能，然而却以牺牲功耗为代价。Actel公司的抗熔断型FPGA提供低功耗且高性能应用的理想解决方案。本文涵盖Actel eX系列以及SX/SX-A系列器件，详细描述了器件的结构特点与设计技巧。
二、抗熔断型FPGA的结构与特点
Actel公司的抗熔断型FPGA是用先进的CMOS工艺制作的，内部采用专利的金属-金属抗熔断元件。抗熔断互连就象纯金属互连一样，而与用晶体管开关的SRAM互连截然不同。抗熔断结构消除了CRAM互连开关中图腾柱结构的功耗，并且缩小了器件的尺寸，使全部连线资源都位于硅片的顶部。这种结构可以更形象地用掩埋在金属层上的“模块海洋”来描述，极大地减少了芯片的尺寸以及开关的电阻与电容，从而降低了功耗（图1）。
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分段式连线资源 该类器件采用分段式连线资源，其容量是连线的长度，宽度和负载的函数。分段式连线较全长式短，因而电容也较小。分段结构还允许切断未使用连线，进一步减小了电容。当信号需要传输较长距离时，可将多个线段连接在一起，这是通过连线开关完成的。由于这类开关是快速且低功耗的，因此不会增加功耗与延时。eX以及SX/SX-A结构采用称为Fastconnet与Directconnect两种创新的局部连线资源将逻辑块连接在一起。此外，器件还具有由不同段长度组成的其它连线资源，以备需要较长距离的连线信号连接使用。
低功耗模式引脚
eX器件提供一个专用的低功耗引脚，这是降低功耗的又一种手段。它能关闭所有的内部电荷泵，将静态电流降低至几乎为0。当然用户必须细心地处理某些边缘效应，这将在下文详细讨论。
细晶粒结构
粗晶粒PLD与FPGA逻辑的效率比Actel细晶粒逻辑块低，因而浪费了很多逻辑功能。Actel eX，SX/SX-A系列是在细晶粒4输入MUX基本结构上构建的，且备有多个控制输入。一个单元能实现多达5个输入的逻辑功能，使逻辑映射功能更有效。这种细晶粒结构与大量的且分段的连线资源相结合，有助于在不牺牲性能的前提下降低功耗。
非易失性与通电时即时工作
由于Actel FPGA采用抗熔断技术，本质上是非易失性的，在通电时能即时工作，器件在通电序列中无需进行重构，信息是永久性编程的，信息的存储与保持不消耗电流，从而减小静态电流，降低功耗。器件不必携带通电系统引导程序的PROM，因而是一种高性能的单片解决方案。
三、降低功耗的设计技巧
基于CMOS的设计主要消耗三类切率：内部的（短路）、漏电的（静态的）以及开关的（电容）。当门电路瞬变时，VDD与地之间短路连接消耗内部功率。漏电功耗是CMOS工艺普遍存在的寄生效应引起的。而开关功耗则是自负载电容,放电造成的。开关功耗与短路功耗合在一起称为动态功耗。下面介绍降低静态功耗和动态功耗的设计技巧。
降低静态功耗
虽然静态电流与动态电流相比可以忽略不计，然而对电池供电的手持设备就显得十分重要，在设备通电而不工作时更是如此。静态电流的因素众多，包括处于没有完全关断或接通的状态下的I/O以及内部晶体管的工作电流、内部连线的电阻、输入与三态电驱动器上的拉或下拉电阻。在易失性技术中，保持编程信息也需一定的静态功率。抗熔断是一种非易失性技术，因此信息存储不消耗静态电流。
下面介绍几种降低静态功耗的设计方法：
·驱动输入应有充分的电压电平，因而所有晶体管都是完全通导或关闭的。
·由于I/O线上的上拉或下拉电阻要消耗一定的电流，因此尽量避免使用这些电阻。
·少用驱动电阻或双极晶体管，这些器件需维持一个恒定电流，从而增加了静态电流。
·将时钟引脚按参数表推荐条件连接至低电平。悬空的时钟输入会大大增加静态电流。
·在将设计划分为多个器件时，减少器件间I/O的使用。
eX器件LP方式引脚的使用
Actel eX系列设计了特殊的低功率“休眠”模式。在该引脚驱动至高电平800ns后，器件进入极低功率待机模式，待机电流小于100μA。在低功率模式下，所有I/O（除时钟输入外）都处于三态，而内核全部断电。由于内核被断电，触发器中存储的信息会丢失，在进入工作模式（在引脚驱动至低平200ms后）时，用户需再次对器件初始化。同样，用户也应关闭所有通过CLKA、CLKB以及HCLK输入的时钟。然而这些时钟并不处于三态，时钟就可进入器件，从而增加功耗，因此在低功率模式下，时钟输入必须处于逻辑0或逻辑1。
有时用户很难阻止时钟进入器件。在此场合，用户可使用与CLKA或CLKA相邻的正常输入引脚并在设计中加进CLKINT。这样，时钟将通过靠近时钟引脚的正常输入进入器件，再通过CLKINT向器件提供时钟资源。
采用这种输入电路后，由于常规I/O是三态的，因此用户不必担心时钟进入器件。当然，增加一级门电路会产生0.6ns的较大时钟延时，幸好这在多数低功率设计中是可以接受的。注意应将与CLKINT缓冲器相关的CLKA或CLKB引脚接地。
此外还要注意，CLKINT只可用作连线时钟，HCLK并不具备将内部走线网连接到HCLK的能力，因而HCLK资源不能被常规输入驱动。换句话说，如果使用LP引脚就不能使用HCLK；使用HCLK时就应在外部截断时钟信号。
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