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阻塞与非阻塞赋值

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楼主
S3C2440|  楼主 | 2010-1-17 14:42 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
稍微接触过Verilog HDL的都对阻塞与非阻塞赋值略知一二,也是我们经常强调的重点之一,在课堂上还是有学员问什么不一样呢,为什么我用阻塞赋值也能得出正确的结果呢?
在编写可综合代码的时候,建议大家不要忘了打开RTL网表查看器看看我们自己综合出来的电路是不是自己想要的逻辑。
我就阻塞与非阻塞赋值这个问题详细说明一下。
1、连续赋值
连续赋值语句的硬件实现是:从赋值语句(=)右边提取出的逻辑,用于驱动赋值语句左边的线网(net)
连续赋值语句
module continousassignment(a,b,c);
    input a,b;
    output c;
    assign c=a&b;
    endmodule

综合以后,通过网表查看器为上图的结果,线网c由赋值语句的右边的逻辑是组合逻辑a&b简单驱动
2、过程赋值
过程赋值语句的硬件实现是,从赋值语句的(=或<=)右边提取出的逻辑用于驱动赋值语句左边的变量(必需是reg类型)。必须注意的是虽然过程赋值语句是可以出现在initial语句中(仅用于仿真),也可以出现在“always”块语句中,但是只有“always”中的过程赋值语句才能被综合
有两种类型的过程赋值语句:阻塞赋值语句(Blocking Assignment statement)、非阻塞赋值语句(non-Blocking Assignment statement)
2.1、阻塞赋值语句
阻塞赋值语句可以简单描述为,在一个always块中,语句按照从上到下的顺序执行
module blockingassignment (clk ,q1,q2);
    input clk;
    output [2:0] q1,q2;
    reg[2:0] q1,q2;
    always @ (posedge clk)
    begin
    q1=q1+3'b1;
    q2=q1;
    end
    endmodule

综合后的RTL视图如上图所示,每个时钟上升沿触发后,变量q2、q1的值是同步的,q2被赋予了q1更新后的值
2.2、非阻塞赋值语句
非阻塞赋值语句简述为:在一个always 块中,语句是并行执行的
module nonblockingassignment (clk ,q1,q2);
    input clk;
    output [2:0] q1,q2;
    reg[2:0] q1,q2;
    always @ (posedge clk)
    begin
    q1<=q1+3'b1;
    q2<=q1;
    end
    endmodule

从综合结果的RTL查看器可以看到如上图所示,每个时钟触发后,q2被赋予的q1值时上个时钟周期生成的值
从上面可以看出,第一条语句综合出来的结果是一样的,阻塞与非阻塞不同在于它们会影响到后面引用该条语句的逻辑
3、阻塞与非阻塞建模建模原则
1)、组合逻辑使用阻塞语句、时序逻辑使用非阻塞语句;
2)、在同一个模块里,同一个变量不能既有阻塞赋值,又有非阻塞赋值

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沙发
想实习去| | 2010-1-17 14:47 | 只看该作者
好东西。这个论坛资料真是不少啊!

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板凳
亦正亦邪| | 2010-1-17 15:04 | 只看该作者
说得很清楚,好资料

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地板
beny5566| | 2010-1-17 15:28 | 只看该作者
楼主你的资料真的很好,
特别是RTL视图,
把阻塞赋值和非阻塞赋值的区别很直观的反映出来了,
谢谢

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5
北京户口| | 2010-1-17 15:29 | 只看该作者
lz啊,你是arm高手吗?fpga也好呀,你是牛人呀!哈哈!

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6
gongtengxinyi| | 2010-1-17 15:33 | 只看该作者
呵呵是牛人就多多发好资料吧期待

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7
20801233| | 2010-1-17 16:22 | 只看该作者
好东西,顶起来让大家都看到。

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8
loveforever| | 2010-1-17 16:38 | 只看该作者
讲的真清楚,谢谢分享。

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9
S3C2440|  楼主 | 2010-2-24 14:10 | 只看该作者
结贴啦!

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10
you21250619| | 2011-3-25 20:41 | 只看该作者
kAN

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11
-自己人| | 2011-3-26 13:29 | 只看该作者
学习了

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12
3B1105| | 2011-3-27 13:00 | 只看该作者
好难啊!

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