将10M的时钟通过FPGA或CPLD分频得到3M的时钟

发表于 2010-1-17 15:16

如何将10M的时钟通过FPGA或CPLD分频得到3M的时钟，最好是Verilog HDL代码。有点急，弄了好一阵子没结果，是我之前小看这个问题了。故来发表请教高手，谢谢！！对了，是占空比50%的！！

发表于 2010-1-17 15:17

直接用锁相环，
时钟的分频倍频用锁相环的话效果会更好

发表于 2010-1-17 15:55

直接用锁相环，
时钟的分频倍频用锁相环的话效果会更好
beny5566 发表于 2010-1-17 15:17

我前一段时间找工作是也遇到过类似的笔试题，
我当时就不会，用锁相环是可以，
但能不能用代码写呢，
这个10M到3M怎么做呢？

发表于 2010-1-17 16:15

用计数起能分频，可是也不可能能编程3M啊，
有高手知道怎么解决吗？

发表于 2010-2-24 00:48

问题已经解决！

[Actel FPGA] 将10M的时钟通过FPGA或CPLD分频得到3M的时钟