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[Actel FPGA] RTL视图

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 楼主| 20801233 发表于 2010-1-17 16:20 | 显示全部楼层 |阅读模式
RTL
在我们检查设计时可以查看RTL视图，
来找问题，
可是当程序比较大时，
根本不好看啊？
有什么窍门吗？
望高手指点。
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loveforever 发表于 2010-1-17 16:34 | 显示全部楼层
对啊，程序一复杂，
RTL视图就显得很乱了。
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gongtengxinyi 发表于 2010-1-17 16:44 | 显示全部楼层
貌似没什么窍门，谁知道的话请高人指点一下
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maoyanketi 发表于 2010-2-21 22:52 | 显示全部楼层
同问，帮顶
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北京户口 发表于 2010-2-22 19:09 | 显示全部楼层
确实程序一复杂就乱，也不知道有什么窍门
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linhai1986 发表于 2010-2-22 20:04 | 显示全部楼层
没发现有什么窍门
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