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[Actel FPGA]

setup时间和hold时间

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沙发
swolf| | 2010-1-18 19:32 | 只看该作者
建立时间(setup time)是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入触发器;保持时间(hold time)是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间, 如果保持时间不够,数据同样不能被打入触发器。 如图1 。 数据稳定传输必须满足建立和保持时间的要求,当然在一些情况下,建立时间和保持时间的值可以为零。 PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。

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gongtengxinyi| | 2010-1-18 20:13 | 只看该作者
Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。时hold time不够,数据同样不能被打入触发器。

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地板
亦正亦邪| | 2010-1-18 20:41 | 只看该作者
setup time即建立时间,也就说数据在时钟到来之前保持稳定所需要的时间,

hold time 即保持时间,也就是说在时钟到来之后数据需要保持稳定的时间。

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lobby|  楼主 | 2010-1-20 18:44 | 只看该作者
谢谢大家,
现在明白多了。

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bit6019| | 2010-2-4 21:24 | 只看该作者
路过,学习了

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米其林r| | 2010-2-5 23:01 | 只看该作者
我也明白了,学习了

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linhai1986| | 2010-2-5 23:03 | 只看该作者
2楼解释的很详细啊,学习了

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