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[Actel FPGA]

关于setup和hold时间的一个问题

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楼主
gongtengxinyi|  楼主 | 2010-1-18 20:12 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
setup, 触发, 触发器, 时钟, 电路
时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。

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沙发
loveforever| | 2010-1-18 20:24 | 只看该作者
本帖最后由 loveforever 于 2010-1-18 20:30 编辑

http://ideal716.blog.hexun.com/13553907_d.html
这有详细的解释。

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板凳
亦正亦邪| | 2010-1-18 20:39 | 只看该作者
http://edacn.net/html/83/17883-51434.html
这也有解释

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