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[Actel FPGA]

一个SDRAM方面的问题

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楼主
loveforever|  楼主 | 2010-1-21 20:13 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
SDRAM, hz, verilog, 控制, 控制器
最近用Verilog写了个SDRAM的控制器，
但工作频率超出100Mhz就会出错，
它的上限应该是133Mhz啊，
是哪有问题呢？

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沙发
dpf_eei| | 2010-1-22 09:37 | 只看该作者
原因可能有两个：
一、SDRAM的时钟相位延时不正确。
二、PBC布线不过关，时钟超过100Ｍ信号质量变差了／。

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板凳
beny5566| | 2010-1-23 14:01 | 只看该作者
楼上说的挺好的，
我觉得第二条的可能性更大点，
布线的时候没走好。

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地板
linhai1986| | 2010-1-23 22:26 | 只看该作者
恩，第二点的可能性很大，100M的频率布线有较大的讲究

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5楼
xiaoxin1986| | 2010-1-23 23:38 | 只看该作者
进来学习~~~~~

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6楼
bit6019| | 2010-2-4 21:08 | 只看该作者
进了学习，请问100m的频率布线都有什么讲究？

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