[求助]关于modelsim仿真问题

只看该作者 · 2010-2-7 20:37

reg TI_buf;
wire TI_posedge;always@(posedge clk_48m or posedge rst)
begin
if (rst)
TI_buf<=1'b1;
else
TI_buf<=TI;
end
assign TI_posedge= TI & (~TI_buf);

TI是串口模块发送完毕产生的中断信号，

这代码里面，TI_posedge表示TI产生了上升沿，按理说跟教程差不多一样，
可是用modelsim仿真时，在workspace界面有很多管脚信号跟内部信号，
但是我就找不到TI_posedge，请问问题出在哪里了？？
O(∩_∩)O谢谢

（我是综合后仿真的）

只看该作者 · 2010-2-7 21:14

如果你把TI_posedge拉到IO端口声明，就看到了

只看该作者 · 2010-2-7 22:16

路过，帮顶，不知道楼上说的可行不

只看该作者 · 2010-2-8 21:42

很感谢你回复我的问题。

只看该作者 · 2010-2-8 21:44

我这里还是有个疑问，

因为这个信号是用来控制一个状态机的，我定义的状态机有3bit（各个状态分别定义为3'b001;3'b010;3'b100），

而仿真时，我只看到状态机其中一bit的信号，

我就想，是不是综合后，因为时序约束的原因，把TI_posedge优化掉了，

导致状态机不能跳转到相应的状态，只能停留在一个状态内？？

谢谢！！

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