本帖最后由 thecrypig 于 2010-2-20 17:13 编辑
做一个 24*128的存储器，仿真用的，7位寻址
module s2816( D,Q);
input [ 6 : 0 ] D;
output [ 23 : 0 ] Q;
reg [ 23:0 ] FIFO[0:128];
assign Q=FIFO[D];
initial
begin
FIFO['b0000000]='b000000011100000000001000;
FIFO['b0000001]='b110111000100000000000010;
FIFO['b0000010]='b011000010000000000000011;
FIFO['b0000011]='b000000001100000000010000;
end
endmodule
测试向量
[0,0,0,0,0,0,0]->[X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X];
[0,0,0,0,0,0,1]->[X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X];
[0,0,0,0,0,1,0]->[X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X];
[0,0,0,0,0,1,1]->[X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X,X];
芯片是ISPLSI1032E 用synplify综合
仿真结果输出端Q的电平毫无变化，是平的。
问 我的程序有没问题？程序中的数据有没有写入相应地址呢？
我是初学者，接触verilog不到2个星期，很多都不是很多，还望指教啊！ |
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