VHDL程序问题请教

只看该作者 · 2010-2-19 22:50

程序段如下：
LIBRARY IEEE；
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY andn IS
GENERIC(n:INTEGER);
PORT(a:IN STD_LOGIC_VECTER(n-1 DOWNTO 0);
         c:OUT STD_LOGIC);
END andn;
ARCHITECTURE behav OF andn IS
BEGIN
   PROCESS(a)
   VARIABLE int: STD_LOGIC;
   BEGIN
         int:='1';
FOR I IN a'LENGTH-1 DOWNTO 0 LOOP
            IF a(i)='0'THEN int:='0';
            END IF;
         END LOOP;
         c<=int;
   END PROCESS;
END behav;
程序段中下划线处不明白：哪位哥哥姐姐帮忙解释以下，十分感谢

只看该作者 · 2010-2-20 01:18

int初始为1
循环变量I在范围a的长度减一到0间循环
只要输入信号a中有一位为0，则变量赋值0
输出变量int

总结起来就是判断输入信号组是否全1，全1则输出1，有一个0就输出0

只看该作者 · 2010-2-20 14:40

本帖最后由 guwu 于 2010-2-20 19:46 编辑

明白了，十分感谢，顺便在问一个问题，程序如下，目的就是将一片芯片串进电路中，将输入端口的信号传给输出端口。
ENTITY zuoye IS
PORT
(
   a，clk  :IN BIT;
   b       :OUT BIT
);
END zuoye;

ARCHITECTURE shuchu OF zuoye IS
BEGIN
   IF( clk'EVENT AND CLK='1' ) THEN b<=a ;
   END IF;
END SHUCHU;
编译时出现错误，但是将IF语句放到进程中，则可以通过编译，是IF语句不能在结构体中当作并行语句么？

在编辑仿针波形文件后发现输出b端口的信号是时钟上升沿到达前一时刻a口的信号值，并且有几纳秒延时，如何能够当时钟和输入信号同时到达时，输出口跟随输入口信号？
感谢各位的帮忙
另外各位哥哥姐姐对VHDL学习有什么心得，还请多多指点，十分感谢

只看该作者 · 2010-2-23 05:08

你没有process的么？。。。

输入到输出怎么可能没有延迟呢？肯定有的。

作业还是自己做吧，仔细多看看书上的例子。

只看该作者 · 2010-2-23 12:39

你没有process的么？。。。

输入到输出怎么可能没有延迟呢？肯定有的。

作业还是自己做吧，仔细多看看书上的例子。
shen8103 发表于 2010-2-23 05:08

就是想问一下如果没有process，而只有一个IF语句的结构体，是不是可以？

VHDL程序问题请教

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