[求助]AFS600输入时钟的问题

发表于 2010-2-27 20:08

书上说的静态PLL和动态CCC的输入时钟都是48MHz，这个数字是怎么计算出来的，ADC采样那里，要想让AD时钟到10MHz，系统时钟必须是40MHz，而如果是48M的话只能最大到6MHz，想问下这个AD模块里的系统时钟跟那个输入48M的时钟有什么关系，是不是必须要跟系统输入时钟一样，还有芯片的外部晶振板子上用的是32.768K，想做个AFS250的板子，这个外部晶振怎么选择呢，这些地方老不明白了，希望大家给解答下！

发表于 2010-2-27 21:25

等待高手

发表于 2010-3-11 21:49

这么久没人理，帮顶下

发表于 2010-3-19 16:27

不知道，坐等高手

发表于 2010-3-20 21:40

不知道，帮顶

[Actel FPGA] [求助]AFS600输入时钟的问题

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