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[Actel FPGA]

[求助]AFS600输入时钟的问题

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楼主
3B1105|  楼主 | 2010-2-27 20:08 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
时钟, hz, AD, 系统时钟, 晶振
书上说的静态PLL和动态CCC的输入时钟都是48MHz，这个数字是怎么计算出来的，ADC采样那里，要想让AD时钟到10MHz，系统时钟必须是40MHz，而如果是48M的话只能最大到6MHz，想问下这个AD模块里的系统时钟跟那个输入48M的时钟有什么关系，是不是必须要跟系统输入时钟一样，还有芯片的外部晶振板子上用的是32.768K，想做个AFS250的板子，这个外部晶振怎么选择呢，这些地方老不明白了，希望大家给解答下！

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这么久没人理，帮顶下

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不知道，坐等高手

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北京户口| | 2010-3-20 21:40 | 只看该作者
不知道，帮顶

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